2026年电赛FPGA赛道，队伍只有一块安路EG4开发板，三个人怎么分工才能在四天三夜里把「多路ADC采集+FFT+屏幕显示」做完不崩？

先说结论：一块板子最大的敌人不是技术难度，而是三个人排队等板子。所以分工的第一原则不是按知识模块切，而是按「谁能离开板子独立推进」来切。

具体展开一下这个思路。你们三个人里，两个只有 Verilog 基础，一个做过 STM32，其实真正的瓶颈是那位做过 MCU 的同学——他大概率对时序、外设、调试流程有概念，但要提醒他：FPGA 不是「写代码顺序执行」，而是「描述电路同时存在」，这个思维转换本身就要花半天到一天。所以别指望他一个人扛三条链路。

更现实的做法是把工作分成「板上有依赖」和「板上无依赖」两类。ADC 接口和时钟域必须上板，因为它依赖真实器件和引脚约束；FFT 的 IP 配置、参数推导、Testbench 仿真完全可以先离线做完，用 MATLAB 或 Python 生成激励数据对比输出；显示驱动和上位机也类似，屏幕驱动可以先用仿真波形验证时序，上位机更是纯 PC 端的事。

于是四天三夜的节奏大致是：第一天上午三个人一起把工程框架、顶层端口、时钟方案、约束文件定死，接口信号名和位宽当场写进一个共享文档，谁都不许私自改。这是唯一一次「集体对齐」，之后立刻分头。第一天下午到第二天，A 死磕 ADC 采样和跨时钟域，B 在仿真里把 FFT 跑通并对上参考结果，C 写显示驱动加串口上位机。第二天晚上必须第一次合板，哪怕 ADC 数据是假的、用计数器代替，也要让「假数据 → FFT → 显示」这条链路先通。

这里有个关键取舍：先通链路，再换真数据。很多人反过来，先把 ADC 调到完美，结果 FFT 和显示还没接，最后一天发现接口对不上。用假数据打通的好处是，接口一旦验证过，后面换数据源只是替换一个模块，风险被隔离了。

板子轮换可以按时间段分，比如上午归 ADC、下午归显示、晚上归 FFT 上板验证，谁上板谁负责记录现象和波形截图，其他人用仿真继续推进，绝不围观。第三天是整合日，重点盯跨时钟域和复位同步，这两处最容易在合板时炸。第四天只做联调和演示脚本，不碰架构。

最后提醒一句：安路 EG4 的工具链和 Xilinx 那套差别不小，IP 核的生成方式和约束写法都要提前查官方文档，别等到第二天才发现 FFT IP 不会配。你们现在手上有安路的软件和器件手册了吗？这个先确认，比分工还急。

我打过类似的，说一条最容易被忽略的主线：先定接口，再谈分工。

你们三个人现在最该做的不是分谁做 FFT 谁做 ADC，而是坐下来把顶层模块的端口一个个写出来——ADC 出来是多少位、采样率多少、给 FFT 的是实数还是 I/Q、FFT 输出怎么定标、给显示的是幅度还是对数谱。这些定死了，三个人才能真的并行，否则各写各的，合板那天接口对不上，改起来比重写还慢。

接口定完，仿真激励也要提前约定：统一用同一组测试数据，比如一个已知频率的正弦加噪声，谁都能拿它验证自己那一段。这样合板前每个人手里都有「我的模块单独是对的」这个底气。

至于板子，别想着三个人轮流上，效率太低。建议指定一个人当「上板负责人」，负责综合、下载、抓波形，另外两个把代码和仿真交给他，由他统一验证。这样板子不空转，责任也清楚。

你们现在的顶层框架搭出来了吗？没搭的话，今晚就该先干这个。

先说一个容易被忽略的排序问题：四天三夜里，真正决定成败的不是谁写哪块代码，而是「哪些工作必须在板子上做，哪些可以离开板子先做完」。你们只有一块EG4，如果三个人都盯着板子，那等于两个人全天在等，这是最亏的。所以分工之前，先把任务按「依赖板子」和「不依赖板子」分一遍。

ADC接口和时钟域这块，是硬依赖板子的。引脚约束、采样时序、跨时钟域处理，这些必须上板抓波形才能确认，所以这条链路要指定一个人全程负责，而且这个人最好是三个人里对时序概念最清楚的那个。做过STM32的同学可以往这边靠，因为他对采样、触发、外设寄存器这类东西有直觉，但得提醒他：FPGA里没有「顺序执行」，ADC数据是一拍一拍流过来的，写代码时脑子里要有时序图，不是流程图。

FFT这块恰好相反，它是最能离线做的。IP核配置、点数选择、位宽定标、Testbench激励，全都可以在没板子的情况下先跑通。用MATLAB或Python生成一段已知频率的正弦加噪声，喂进仿真，看输出峰值位置对不对，这就等于你已经验证了算法链路。所以负责FFT的人应该尽量晚碰板子，甚至可以不碰，把bit流交给上板负责人统一下载。

显示驱动和上位机是第三条链路，它一半依赖板子一半不依赖。屏幕的初始化时序、SPI或并口协议可以先对着手册写，但真正点亮要上板。这里有个取巧办法：如果时间实在紧，显示可以先做最简单的字符或条形谱，把「能看出频率成分」作为最低目标，别一上来就追求漂亮的频谱图。

接下来说排期。我的建议是第一天上午三个人一起把顶层端口定死：ADC多少位、采样率多少、给FFT的是实数还是I/Q、FFT输出怎么定标、给显示的是幅度还是对数。定完接口，下午就分开干活，FFT的人离线仿真，显示的人写驱动，ADC的人上板调采集。第二天ADC必须出数据，哪怕只是把原始波形通过一个简单通路送到屏幕上看个大概。第三天FFT接进来，第四天联调加演示脚本。

还要提醒一点：激励数据一定要统一。三个人用同一组测试向量，谁的模块输出不对，一对比就知道问题出在哪一段。很多队伍最后卡住，不是算法难，而是各人对「输入长什么样」的理解不一样，合起来才发现对不上。

你们现在顶层框架搭到什么程度了？如果端口还没列全，那第一件事不是分工，是坐下来把接口表写出来。