2026年FPGA校招简历写「做过YOLO目标检测加速」，面试官让你现场估算1080P@30fps下DSP和BRAM够不够，只会跑demo的怎么补？

先说结论：这类题不是考你背没背过数字，是考你有没有「从需求反推资源」的思维链。补法就一条主线——把整条链走通一遍，走通一次比刷十道题管用。

第一步，算乘加次数。别一上来抠 YOLOv5 每层的精确配置，面试官要的是量级。拿一条典型卷积层举例：输出特征图 26×26，输出通道 256，卷积核 3×3，输入通道 256。乘加数 = 262625633256，量级在 1.2G 左右。一层就这么多，整个网络几十层，量级落在几十 G 到百 G MAC 之间。你要能当场把单层算对，再乘层数估总量，这关就过了。

第二步，算峰值需求。1080P@30fps，每秒要处理 30 帧，把总 MAC 数乘 30，再乘个 2（MAC 里乘和加各算一次运算），得到每秒运算量。这里要主动提一句：这是理论峰值，实际因为流水线填充、边界处理、访存等待，通常要留 1.5 到 2 倍余量，所以设计目标得往高里定。

第三步，对照器件。DSP48 一个时钟能做一个乘加，所以需要的 DSP 数约等于 每秒 MAC 数 除以 时钟频率。比如每秒 300G MAC、跑 300MHz，那就要上千个 DSP。这时候你要能说出常见 Zynq 器件大概什么量级——别报具体型号数字，说「中等规模器件通常几百到两千个 DSP 左右」就够，重点是判断够不够、差多少、差的话靠降精度或时分复用补。

第四步，BRAM 和带宽。这是最容易露怯的地方，因为很多人只算 DSP 不算带宽。核心是数据复用：卷积核权重可以常驻片上反复用，真正吃带宽的是输入特征图和行缓存。算一下每层输入特征图多大、片上 BRAM 能放几行、行缓存需要多少块，再算每秒要从 DDR 搬多少数据，和 DDR 实际带宽比一比。如果发现搬数据的时间比算的时间还长，那瓶颈就不在 DSP 而在带宽，这才是面试官想听的判断。

具体怎么补：找一份开源的 YOLO 加速工程，不要只跑，把它的每一层参数、片上缓存策略、DMA 搬运量都画成一张表，自己重算一遍，和工程里写的对比。再拿一个器件手册，把 DSP、BRAM、DDR 带宽的数字抄下来，对着自己的估算做匹配。走完这一轮，你就有「先算需求、再看资源、最后找瓶颈」的肌肉记忆了。

顺便问一句，你手上那个 Zynq 工程用的是哪颗器件、加速器是纯 RTL 还是 HLS 生成的？这决定了你补的时候该往哪个细节钻。

最后提醒一个常见误区：别把「跑通 demo」当成「做过加速」。面试官一听你说参数是抄的，基本就判你只是使用者。补救的关键不是藏，而是主动说「我当时只跑到推理这一步，算力和带宽这块是我后来复盘才补上的」，然后把上面那条链讲出来，反而显得诚实且有学习能力。

其实就一句话：先把每层的乘加数算出来，乘上帧率得到每秒运算量，再除以时钟频率就是需要的 DSP 数，跟器件手册一比就知道够不够。BRAM 那边看的是行缓存和特征图复用，不是看总量。会跑 demo 不可怕，可怕的是不知道自己跑的是什么。

我换个角度说吧，这个问题本质上是「资源预算」题，和你在宿舍算一个月生活费是一个逻辑：先算要花多少，再看手里有多少，最后看哪里会不够。

你要练的是把网络拆成层。拿纸笔，挑一层卷积，写出输入通道、输出通道、特征图尺寸、卷积核大小，把乘加数算出来。一层会算了，整个网络就是加法。然后乘 30 帧，得到每秒的运算量，这就是你的「开销」。

再看「收入」：器件有多少个 DSP，一个 DSP 一个时钟做一次乘加，时钟跑多少兆，乘起来就是每秒能提供的运算次数。两边一对比，够不够一目了然，不够就说明要么降精度、要么减通道、要么换更大的器件。

BRAM 那块思路类似，但看的是数据搬运。卷积权重可以反复用，真正占带宽的是特征图进出片外存储。行缓存就是让同一行数据在片上多待一会儿，减少重复搬运。你只要能说清楚「为什么要行缓存」「行缓存大概占多少 BRAM」，面试官就不会为难你。

补的方法很土但有效：拿你那个工程，把每层参数抄下来，自己算一遍总量，再和工程里综合报告的资源占用对一下，对不上就找原因。这样练两三次，现场就不慌了。你那个工程综合后的 DSP 占用大概是多少，有印象吗？

先说个不太中听的话：能在面试里把这道题答好的人，往往不是背过YOLOv5每层参数的人，而是能当场搭出一个粗糙模型、然后自己指出这个模型哪里不准的人。你缺的其实是这个能力。

具体怎么练，我给个带风险的路线。第一周别碰代码，拿张纸把网络当账本算：随便挑一层，比如输入输出都是256通道、3×3卷积、特征图26×26，乘加数就是26乘26乘3乘3乘256乘256，量级一亿多。整个网络你按层累加，实在嫌烦就按「几十层、每层平均几千万到上亿」估个总量，落到几十G MAC这个量级就够用了。这一步的风险是：你估出来的数字和真实网络可能差两三倍，但面试官一般不抠这个，他抠的是你有没有量级概念。

第二周开始碰器件。翻你板子上那颗芯片的手册，数DSP48有多少个、最高跑多少MHz，乘起来就是峰值乘加能力。这里有个常见坑：很多人拿这个峰值直接和需求比，得出「够」就完事了，但真实情况是DSP不可能100%打满，能跑到六七成就算不错，所以要么留余量要么老实说需要降分辨率降帧率。

第三周再补BRAM和行缓存。这块最容易露怯，因为大家只会算容量，不会算带宽。你可以这么理解：卷积核权重小、能一直待在片上，真正的瓶颈是特征图每层进进出出，行缓存的作用就是让同一行像素在片上多留几拍，别每次都去片外DDR捞。

一个替代练法：找个开源工程，把它的参数一个个改成你自己估的值，看综合报告里DSP和BRAM怎么变，比干算印象深刻得多。你现在手头有具体板子型号吗，还是先按通用Zynq估？

先给你一个不那么常见的补法：别急着算YOLO，先拿你跑过的那个工程做一次「反向审计」。打开Vivado或者Vitis的report，找utilization和timing那两页，看DSP48E2用了多少个、BRAM用了多少块、跑到了多少MHz。这几个数字是你手里唯一确定的东西，比网上抄的任何参数都值钱。然后挑一层卷积，把输入通道、输出通道、特征图尺寸、kernel尺寸抄下来，纸笔算乘加数，一层算对了，整个网络就是累加。算完你会发现一个很尴尬的事：很多demo之所以能跑，是因为输入分辨率被砍到了416甚至320，帧率掉到个位数，或者干脆是抽帧演示。这一步的风险在于，你可能会发现自己简历上那个「加速」其实水分不小，但这恰恰是补课最有价值的地方，因为你能说清楚「当初是怎么妥协的」。替代做法也有：如果板子不在手边，就找Xilinx的公开应用笔记里带性能数据的例子，照着它的口径复现一遍估算逻辑，也能练出量级感。你现在板子还能跑起来吗，还是只剩个工程压缩包了？

补的方向其实可以换个入口：别从YOLO入手，从你手边那块板子的数据手册入手。翻到DSP48和BRAM那两章，把「我手里有多少」先钉死，再去反推「一个网络大概要多少」。这个顺序比先算网络更稳，因为你算网络时很容易越算越虚，算器件时数字是死的。

具体怎么练：拿你跑通的那个工程，打开综合后的report，把DSP、BRAM、LUT的占用看一眼，再对照你当时的输入分辨率。很多人第一次做这件事会发现，demo能跑是因为输入被砍到416甚至320，帧率其实是个位数，或者干脆是抽帧。这个发现有点扎心，但恰恰是你面试时最能讲的东西——你能说清楚「当初为什么这么妥协」。

风险在于你可能算到一半发现自己简历上那个「加速」水分不小，但别急着删，改成「基于Zynq的YOLOv5推理验证与资源分析」反而更诚实，也更好接话。替代做法是如果板子不在手边，就找Xilinx的DSP48E2手册和一篇公开的FPGA YOLO论文，把里面的资源表抄下来对着看，先建立「一个中等规模CNN大概吃几百个DSP」的直觉。

你现在板子在手上吗，还是只能靠文档补？

先说个最省事、也最容易被忽略的补法：把你跑通的那个工程当成「案发现场」，而不是当成成果。打开 Vivado 的 report，翻到 utilization 和 timing 两页，把 DSP48、BRAM、LUT 的实际占用抄下来，再回想你当时喂进去的输入分辨率是多少。十有八九你会发现，demo 能跑是因为输入被砍到 416 甚至 320，帧率其实是个位数，或者干脆是抽帧演示。这个发现有点扎心，但它恰恰是你面试时最值钱的东西——你能讲清楚「当初为什么这么妥协」。然后拿一层卷积手算乘加数：输出特征图 26×26、输出通道 256、3×3 核、输入通道 256，一层就是一亿多次乘加，整个网络几十层累加起来是几十 G MAC 的量级。乘 30 帧就是每秒的运算需求，再除以器件时钟频率，就是你需要的 DSP 数。这条链走通一次，比背十层参数管用。你现在手边那块板子，具体是哪个型号的 Zynq？

先给你一个能立刻上手的练法：把「算力估算」当成一道固定流程题背下来，而不是当成需要天赋的现场发挥。流程就四步。第一步算一层卷积的乘加数，公式是 输出特征图宽乘高 乘 输出通道 乘 卷积核宽乘高 乘 输入通道，拿 26×26、256 通道、3×3 核、256 输入通道这层举例，量级是一亿多次。第二步数层数，YOLO 主干加颈部加检测头几十层，粗估总量落在几十 G MAC 这个量级。第三步乘帧率 30，再乘 2（乘和加各算一次运算），得到每秒运算次数。第四步除以器件时钟频率，比如 200MHz，就是你需要的 DSP 数量下限。这条链你自己走通一遍，比背任何数字都管用。你板子上那颗芯片的手册里 DSP48 有多少个、最高跑多少兆，这两个数先抄在纸上。算出来差多少，就是你面试时可以坦白讲的部分。你手边这块板子具体是哪个型号？

先别急着背YOLOv5的层参数，你缺的其实是一条能当场推的链子。拿一层卷积开刀：输出26×26、输出通道256、3×3核、输入通道256，乘加数就是26乘26乘3乘3乘256乘256，量级一亿多。整个网络你按几十层累加，粗估落到几十G MAC就够了，面试官要的是量级不是精确值。然后乘30帧、乘2（乘加各算一次），得到每秒运算需求，再除以你板子上DSP能跑的时钟，比如200MHz，就是所需DSP数的下限。拿这个数去和你芯片手册里的DSP48数量对一下，差多少就是你该坦白讲的部分。BRAM别去算总量，去看特征图进出片外的带宽，行缓存就是把同一行数据留在片上多用几次，减少重复搬运。你板子上那颗芯片DSP48具体多少个、能跑多少兆，这两个数先抄下来了吗？

我换个讲法，把这件事当成一次资源预算，而不是一次考试。你之所以卡住，是因为脑子里只有「跑通了」这一个结论，没有中间过程。补的过程就是把这中间过程重新走一遍，而且要走得比当初做工程时更慢。

第一步，把网络拆成层。不用全拆，挑三层就够：一层浅层大特征图小通道、一层中间层、一层深层小特征图大通道。每层写四个数：输入通道、输出通道、特征图宽高、卷积核大小。乘加数就是宽乘高乘输出通道乘核宽乘核高乘输入通道。拿26×26、256通道、3×3核、256输入通道这层举例，一层一亿两千多万次乘加。你把三层都算一遍，会发现一个规律：浅层特征图大但通道少，深层反过来，单层量级其实差不多，所以整个网络用「几十层乘平均几千万到一亿」估总量，落在几十G MAC这个量级是站得住的。

第二步，把帧率叠上去。1080P@30fps，就是每秒30帧，总MAC乘30，再乘2算上乘和加，得到每秒运算次数。这时候你手里有一个「需求数字」。

第三步，算「供给」。翻器件手册，DSP48有多少个，最高时钟多少兆，一个DSP一个时钟做一次乘加，乘起来就是峰值乘加能力。两边一比，够不够一目了然。这一步有个常见坑：很多人直接拿峰值去比，忘了实际利用率。真实设计里因为流水线填充、边界处理、访存等待，能跑到峰值的五六成就算不错了，所以你算出来刚好够，其实往往是不够的，得留余量。

第四步，BRAM。这是最容易露怯的地方，因为大家只算算力不算带宽。卷积权重可以反复用，真正吃带宽的是特征图在片外和片内之间来回搬。你要能说清楚：为什么需要行缓存——因为卷积一行输出要用到相邻几行输入，把这几行留在片上，就不用每算一行都去片外读一遍。行缓存开多大，取决于卷积核高度和一行像素数。BRAM够不够，看的不是总容量，是能不能放下这些行缓存加上权重缓存。

补的路径我建议按周走：第一周只做纸笔估算，把三层算对、总量估出来；第二周翻手册把DSP和BRAM的数字钉死；第三周回到你那个工程，打开综合报告看实际占用，对照你算的数字，找出差距在哪。这个差距就是你面试时最值钱的东西——你能讲清楚当初为了跑通做了什么妥协，输入分辨率砍到多少，帧率其实是多少。会跑demo不可怕，可怕的是不知道自己跑的是什么。你那块板子的输入分辨率当初设的是多少，还记得吗？