2026年大二暑假只剩六周，想用高云GW2A开发板做出一个能写进简历的FPGA项目，选题和每天时间该怎么分配？

先帮你把场景对齐一下：你现在是数电刚学完、Verilog 只会状态机和串口的大二学生，六周每天五小时，目标不是做出产品，而是攒出一段面试能聊十五分钟的素材。那选题的第一个判断维度其实不是「哪个更牛」，而是「哪个的失败路径你兜得住」。边缘检测听起来烂大街，但它几乎全是数字逻辑，Sobel 加行缓存，出问题你能用 ILA 一层层看；多路 ADC 加 FFT 的模拟前端涉及运放、偏置、抗混叠滤波，示波器和信号源你手上未必齐，一旦采进来的数据是脏的，你连是模拟问题还是数字问题都分不清，六周很容易卡死在调试模拟上。所以个人建议先锁图像方向，但别做「纯 Sobel 跑通」这种烂大街版本，加一点差异化：比如把 OV5640 配置成 RGB565、做 3×3 窗口的行缓存，再把边缘结果和原图做二值叠加显示，顺手算一下 1280×720@30fps 下的像素吞吐和行缓存带宽，这个带宽估算过程本身就是简历亮点。

六周的主线我倾向于这样走。前两周别急着接摄像头，先把时序约束和跨时钟域补上，这是你目前最大的知识缺口，也是面试官最爱问的地方：OV5640 的 PCLK 和你的系统时钟不同源，异步 FIFO 或者双口 RAM 加握手是绕不开的，你得能讲清楚为什么用异步 FIFO、深度怎么推。第三到五周做完整主链路，采集、缓存、处理、显示四段，每段单独验证再串起来，行缓存用 shift register 或 line buffer 都行，先把 3×3 窗口搭出来。第六周留出来做 ILA 调试记录和文档，把抓到的波形截图、遇到的时序违例和收敛过程整理成文档，这份东西面试时比代码还好使。

哪些自己写、哪些复用开源，我的分界线是：跟你要讲的核心指标强相关的必须自己写。带宽估算、FIFO 深度推导、时序收敛过程，这三样是简历亮点，对应到代码就是行缓存、跨时钟域 FIFO 和约束文件，这几个别抄。OV5640 的 SCCB 初始化寄存器表、显示控制器的时序参数这类查手册就能搞定的，合理复用或者抄开源没问题。最后追问一句，你板子上配的是 HDMI 还是 LCD 屏，这决定你第六周验收时要不要额外调显示 IP。

看到你这个配置我其实有点羡慕，GW2A 加 OV5640，六周五小时，做出来的东西足够在面试里撑起一段像样的技术对话了。先把话说前面：边缘检测确实烂大街，但烂大街不等于没价值，关键看你聊的时候是停在「我跑通了 Sobel」，还是能往下讲到「我算过带宽、推过 FIFO 深度、处理过时序违例」。后者才是面试官想听的东西，前者谁都能说。所以选题这道题，我的建议是别纠结做什么，而是纠结你能把哪条链路讲透。

为什么我偏向图像而不是多路 ADC 加 FFT？不是因为 FFT 不高级，恰恰相反，FFT 在简历上更亮眼，但它对你现在的约束太不友好。模拟前端要运放做偏置和抗混叠，要信号源给干净输入，要示波器看波形，这三样缺一样你就得靠猜，而六周时间经不起猜。图像链路全是数字的，OV5640 出来就是数字并行数据，脏了也是数字层面的脏，ILA 一抓就现原形，调试闭环短得多。

再说时间分配。很多人会建议你第一周就把摄像头点亮，我不太赞同，因为点亮摄像头是体力活，不是能力活。前两周我更希望你补两块地基：时序约束和跨时钟域。具体说，你得搞明白 setup、hold、建立时间余量是怎么回事，为什么 PCLK 域和系统时钟域之间必须隔离，异步 FIFO 的深度到底怎么根据读写速率差和突发长度推出来。这两周哪怕摄像头没亮，只要你把异步 FIFO 自己写出来并且仿真通过，收获就比点亮摄像头大。第三到五周才是主链路，采集、缓存、处理、显示，按段推进，一段一段用 ILA 验。行缓存那块，3×3 窗口用两个 line buffer 加移位寄存器是常规做法，自己写一遍，你就明白为什么行缓存带宽和像素吞吐是绑死的。

第六周别急着加功能，留给调试记录和文档。把你抓到的波形、遇到的时序违例、怎么改约束收敛的，都记下来。面试的时候，面试官问你项目难点，你掏出这份记录，比说十句「我做了个边缘检测」都有用。至于开源复用，SCCB 寄存器配置表、现成的显示 IP，这些查手册能搞定的就复用，别浪费时间；但行缓存、异步 FIFO、约束文件这几个跟你要讲的核心指标强相关的，一定自己写。

别纠结选题了，图像方向更稳。六周就按 2+3+1 分：前两周啃时序约束和异步 FIFO，中间三周打通采集-缓存-Sobel-显示，最后一周专门用 ILA 抓波形、写调试记录。行缓存、跨时钟域 FIFO、约束文件自己写，SCCB 寄存器配置和显示 IP 可以抄。你板子配的是 HDMI 还是 LCD 屏？

先别纠结烂不烂大街，选图像。理由就一条：全数字链路，出了问题ILA能抓到，六周里你兜得住。ADC那套模拟前端一旦脏了，你连锅在哪都不知道。时间上前两周补时序约束和跨时钟域，别急着点摄像头。你板子配的屏是HDMI还是LCD？

先说结论：选图像，但别把它当「图像项目」做，把它当「数据流项目」做。你数电刚学完、只会状态机和串口，真正的短板不是算法而是时序，六周里能救你的也只有时序。所以前两周别碰摄像头，把建立保持、跨时钟域、异步FIFO深度推导啃下来，自己写一版带仿真的异步FIFO，这就是你后面所有链路的底座。第三到五周做采集-行缓存-Sobel-显示，每段单独用ILA验证再串。第六周不写新功能，专门整理波形截图、时序违例和收敛过程。简历上真正能聊的是带宽估算和FIFO深度怎么推出来的，不是「跑通了Sobel」。行缓存、异步FIFO、约束文件自己写，SCCB寄存器表和显示IP可以复用。你板子上配的是HDMI还是LCD屏？这决定第六周要不要额外调显示IP。