2026年秋招数字IC和FPGA同时投，笔试考同一套Verilog题，为什么IC岗面试官追着问综合面积而FPGA岗只关心时序收敛？

先想清楚一件事：两个岗位看的其实是同一份RTL在不同交付物里的样子。IC前端把RTL当成要被综合成硅片的输入，面试官问面积、门数、功耗，本质是在判断你有没有「面积是有代价的」这个意识。同样是写一个FIFO，用寄存器阵列还是用SRAM、深度和位宽怎么选、异步FIFO的格雷码指针会不会带来额外比较逻辑、状态机是不是one-hot导致触发器翻倍，这些在仿真里完全看不出差别，只有综合报告才暴露。所以IC线准备的重点不是多刷题，而是养成看报告的习惯：拿你的课设代码跑一遍综合，看cell数量、看关键路径、看有没有意外推断出锁存器或大扇出，然后回头改RTL结构，再综合一次对比。这个闭环走通几次，面试时你就能说清「我为什么这么写」，而不是背结论。FPGA那边逻辑不同：资源是固定的，交付物是一块能跑起来的板子，所以面试官关心约束写没写全、时钟域跨得干不干净、时序违例怎么定位、ILA抓波形抓到了什么。时序收敛是硬门槛，收不敛就是不能用，没有「面积换性能」的腾挪空间。要不要分两条线补？我的建议是主干共用、枝干分开：Verilog语法、FIFO/状态机/握手协议这些是公共底座，只学一遍；但练习方式要分叉，IC方向每写完一个模块就配一次综合和简单的约束，FPGA方向每写完就上板或至少跑一遍实现看时序报告。时间紧的话优先保一条主线深入，另一条能讲清差异即可，别两边都停在会写代码不会看报告的层次。你现在手上有能综合、能上板的完整工程吗？没有的话先把工具链跑通，比继续刷题有用。

笔试考同一套题很正常，因为考的是语言和基本功；面试分开是因为交付物不一样。IC卖的是硅片面积和功耗，FPGA卖的是这块板子能不能按时跑起来。所以别纠结题目像不像，按两条线准备是对的，但公共的RTL功底只学一遍就够。

从面试官的角度说下他为什么这么问。IC岗追问面积和功耗，不是要你背出某个工艺下的具体数字，而是考察你有没有「RTL决定后端起点」的直觉：同一个功能，不同的写法综合出来的cell数可能差一倍，功耗预算在架构阶段就大体定下来了，后面后端能优化的空间有限。所以他听到你说「我用寄存器堆实现」时，下一句往往就是「为什么不用RAM」「深度加大面积怎么变」，看的是取舍逻辑。FPGA岗关心时序收敛，是因为资源与时序是硬约束，你写的逻辑必须映射到有限的LUT和DSP上，还要满足时钟周期，收不敛就是废的，没有商量余地。准备上我建议用一条主线串起来：拿同一个模块，比如带握手的异步FIFO，在IC侧跑综合看面积和关键路径，在FPGA侧跑实现看时序报告和资源占用，把两份报告放在一起对比，你就会发现很多差异是工具和器件模型造成的，而不是你的RTL写错了。这样准备一次，两边面试都能讲。另外提醒一个常见误区：别在IC面试里大谈上板调试细节，也别在FPGA面试里硬扯门级功耗估算，容易显得没抓住岗位重点。你目前用的是哪家的FPGA器件和综合工具？不同工具的报告口径差别挺大，说清楚了我可以帮你看看从哪张表读起。

我先说个容易被忽略的点：这两类岗位的「失败代价」不一样，所以面试官关心的东西自然不同。IC 前端流片一次几百万起，面积和功耗在架构和 RTL 阶段就基本定死了，后端能救的空间有限，面试官追问综合面积其实是在赌你以后不会写出「功能对但成本翻倍」的代码。FPGA 这边板子就在桌上，跑不通当场改，代价是几天，所以面试官更关心你能不能把时序收住、资源别爆，交付物是「能演示的东西」。给你个小例子：同一个异步 FIFO，IC 侧他会问深度加倍后寄存器阵列面积怎么涨、要不要换 SRAM；FPGA 侧他会问跨时钟域那几级同步器会不会被综合掉、约束里 set_false_path 写在哪。准备上确实建议分两条线，但不用从零学两遍，公共的 RTL 功底只学一遍，分叉点在于 IC 那边养成看综合报告的习惯、FPGA 那边养成写约束和看时序报告的习惯。风险在于你现在两边都只停在仿真层面，面试一深问就露馅。你手头有能跑综合和实现的工程环境吗，还是只有学校实验课的板子？

顺着「同一份 RTL、两种交付物」这条线往下想，其实能解释你看到的全部差异，而且能直接指导你怎么补。

IC 前端卖的是硅片，硅片的成本由面积和功耗主导，所以面试官问面积的本质是问「你知不知道 RTL 结构会决定后端起点」。寄存器阵列和 SRAM 的选择、FIFO 深度与位宽的折中、状态机编码方式、有没有无意推断出锁存器、扇出会不会逼着后端插 buffer，这些在仿真波形里一模一样，只有综合报告才暴露。所以 IC 侧的准备主线不是多刷题，而是拿你课设或竞赛的模块跑一遍综合，看 cell 数、关键路径、有没有意外推断，然后改结构再综合，对比两次报告。这个闭环走通三四次，你就能在面试里说清「我为什么这么写」，而不是背结论。

FPGA 那边逻辑不同：资源是焊死在片子上的，交付物是一块能跑起来的板子，所以考察重心落在约束和调试上。时序收不收敛、跨时钟域怎么处理、约束写得对不对、上板出问题是抓 ILA 还是猜，这些是日常工作的真实切片。准备方式也更偏工程：把你写过的设计真正跑一次实现，看时序报告里 worst negative slack 出在哪，学会加时钟约束、false path、多周期路径，再上板验证。

两条线真正分叉的地方，其实是在「综合/实现之后你怎么读报告、怎么反推改 RTL」这一层，前面的 Verilog 语法和基本电路结构是共用的。所以别把它当成两门课，当成一个主干加两个分支。常见误区是笔试考得好就以为稳了，其实面试官一句「你这个 FIFO 深度为什么取这个数」就能把只做过仿真的人问住。你现在综合和实现这两套流程，哪一边更生？

笔试考语言基本功，面试考交付物。IC 交付硅片，面积功耗就是钱；FPGA 交付一块能跑的板子，时序收不住就白搭。所以不是题目像不像的问题，是两边拿你的 RTL 去干的事不一样。

先说清楚一件事：笔试考的是语言基本功，面试考的是岗位交付物。IC 前端交付的是一颗要流片的芯片，面积和功耗在 RTL 阶段就基本定调了，后端能救的空间有限，所以面试官追问综合面积，其实是在判断你有没有『我这么写会让芯片变贵』的意识。FPGA 交付的是一块能演示的板子，资源焊死、时序是硬约束，跑不通当场就能改，代价是几天，所以面试官更在意你能不能把时序收住、资源别爆。所以两条线确实要分开准备，但公共的 RTL 功底只学一遍。具体做法：拿你课设里那个 FIFO 或状态机，IC 侧跑一遍综合看 cell 数和关键路径，FPGA 侧跑实现看时序报告和 LUT 占用，两份报告摆一起对比，你就能说出『为什么这么写』而不是背结论。另外想问下，你现在手上有能跑综合和实现的完整工程环境吗，还是只有仿真过？

顺着你这个疑问往下挖一层，其实可以把它理解成『同一份 RTL，两种验收方式』。IC 前端面试官问面积、门数、功耗，不是在考你背数字，而是在试探你有没有一个直觉：RTL 的结构选择会直接决定后端的起点。举个具体的，同样是异步 FIFO，你用寄存器阵列实现，深度从 16 加到 64，触发器数量线性涨，面积跟着涨；换成 SRAM 呢，小深度反而不划算，因为 SRAM 有固定开销，还有个最小深度的门槛。这类取舍在仿真波形里完全看不出来，只有综合报告才暴露。所以他问『为什么不用 RAM』『深度加倍面积怎么变』，本质是在看你会不会做结构级的成本判断。FPGA 那边逻辑就变了：资源是焊死在片子上的，LUT、DSP、BRAM 数量固定，你的 RTL 最终要映射到这些硬资源上，还要满足时钟周期，收不敛就是废的，没有商量余地。所以 FPGA 面试官关心的是约束写没写对、跨时钟域那几级同步器会不会被综合优化掉、set_false_path 加在哪、上板跑没跑通。这两条线的分叉点其实很清楚：IC 侧你要养成看综合报告的习惯，改结构再综合再对比，走通三四次闭环；FPGA 侧你要养成写约束和上板调试的习惯，时序报告会看、ILA 会用。公共部分比如 Verilog 可综合子集、状态机写法、握手协议，只学一遍就够，不用从零学两遍。个人感觉很多同学卡住是因为只做了仿真，没跑过综合和实现，所以面试一问就露怯。你要是时间紧，优先把手上一个模块在两边工具链里各跑一遍，比刷十道题管用。

补一个容易被忽略的维度：这两类岗位的『失败代价』不一样，所以面试官的风险偏好也不同。IC 流片一次成本极高，面积功耗在架构阶段就大体锁死，面试官追问综合面积，是在提前排除『功能对但成本翻倍』这种写法；FPGA 板子就在桌上，跑不通当场改，代价是几天，所以面试官更关心你能不能把时序收住、资源别爆。准备上有个省事的替代做法：不用两条线各刷一套题，挑一个带握手的模块，比如 AXI-Stream 的 FIFO，IC 侧看综合后的 cell 数和关键路径，FPGA 侧看实现后的时序裕量和资源占用，同一份代码两份报告对照着看，差异往往来自工具和器件模型，而不是你的写法。这样一轮下来，两边的面试话术你都能接住。你目前是更缺综合报告这一侧的经验，还是更缺上板调试这一侧？

我觉得可以把这两类面试理解成同一个问题的两种验收口径：你的 RTL 交出去之后，对方拿它去干什么。沿着这条线往下推，很多细节就自己解释通了。

IC 前端那边，你的代码最终要变成硅片。硅片的成本和面积、功耗直接挂钩，而且这个账在 RTL 阶段就大致记下了，后端能改的余地有限。所以面试官追问综合面积，实际上是在验证一件事：你写代码的时候脑子里有没有成本这根弦。比如他问你 FIFO 用什么实现，你说寄存器阵列，他接着问深度从 16 加到 64 面积怎么变，这不是要你背数字，而是想看你会不会想到触发器数量线性增长、小深度用 SRAM 又不划算这种结构级取舍。再比如状态机编码方式、有没有无意推断出锁存器、扇出太大逼着后端插 buffer，这些在仿真波形里一模一样，只有综合报告才暴露。所以 IC 侧的考察核心是「可综合子集 + PPA 意识」，你的代码得是能综合的，而且综合出来别太贵。

FPGA 那边，你的代码最终要映射到一块焊死了资源的片子上，LUT、DSP、BRAM 数量固定，时钟周期也是定的。功能对了但时序收不收敛，直接决定这块板子能不能跑。所以面试官问时序、问资源、问上板跑没跑通，问的是交付物能不能用。这里面有个 IC 侧不太强调的东西：约束。跨时钟域那几级同步器会不会被综合工具优化掉，set_false_path 写在哪，这些是 FPGA 工程师的日常。

那准备要不要分两条线？我的看法是公共的 RTL 功底只学一遍，分叉点在验收环节。具体做法：拿你课设里那个 FIFO 或者 AXI-Stream 模块，IC 侧跑一遍综合，看 cell 数、关键路径、有没有意外推断，然后改结构再综合，对比两次报告；FPGA 侧跑实现，看时序裕量和资源占用，再上板跑一下。同一个模块两份报告摆一起，你会发现很多差异来自工具和器件模型，而不是你的写法本身。这个闭环走通三四次，两边面试的话术你都能接住，而且说的是「我为什么这么写」，不是背结论。

顺便提醒一个常见误区：别把 IC 侧的准备理解成多刷题。面试官真正想听的是你对结构的判断，刷题刷不出这个直觉，跑综合报告才能。你现在手上有能完整跑综合和实现的工程环境吗，还是只做过仿真？