2026年FPGA校招技术面，面试官让我用Verilog手写一个「可配置位宽的串并转换+CRC校验」模块，平时只写过固定位宽的人该怎么准备？

先说结论：这种题在校招里不算罕见，尤其是通信、工业控制方向的岗位，白纸写参数化模块基本是筛人常规操作。你现在的问题不是不会Verilog，而是脑子里只有「8位转1位」这一个具体实例，没有抽象成「N位转M位」的模型。练法上我建议先把串并转换拆成两个独立参数：并行位宽WIDTH和串行分频比，用generate或者移位寄存器配计数器实现，写完后拿WIDTH=8和WIDTH=16各跑一遍仿真，看波形对不对。CRC别一上来就推导并行公式，先手写串行LFSR版本，把多项式、初值、输入输出是否反射这几个点搞清楚，再用「一个时钟处理WIDTH位」的思路把串行展开成并行异或树，这一步最好拿纸推一遍，比抄代码有用。风险在于很多人只背了CRC-32的多项式，面试官换个CRC-8或者改个初值就懵了，所以一定要理解生成多项式的含义而不是记常数。另外提醒一句，参数化改了就乱，往往是复位逻辑和边界条件没处理好，仿真时记得覆盖WIDTH=1这种退化情况。你目前是用仿真验证为主还是也上过板子？这会影响你练习时要不要加时序约束那部分。

这个问题值得往深里说一层，因为面试官考的表面是手写代码，实际是看你有没有「硬件设计从参数出发」的思维习惯。固定位宽写多了，人会形成路径依赖：地址、计数器、移位量全写成常数，一旦要参数化，位宽一变，位选、拼接、循环边界全得跟着改，出错的地方往往不是主体逻辑而是这些边角。所以准备的主线应该是：先把一个模块写成「所有跟规模有关的量都提成parameter或localparam」，再保证它在至少两组参数下仿真通过。串并转换相对简单，核心是移位寄存器和计数器配合，注意并行输出对齐的时序。真正拉开差距的是CRC。多数人只会调IP核，是因为没走过「串行LFSR→并行展开」这条路。串行版本好理解，一位一位异或反馈；并行版本本质是把WIDTH个时钟周期的串行运算在组合逻辑里一次性展开，用生成矩阵或者逐位推导都行，关键是你要能在纸上把WIDTH=4的情况推出来，再推广到参数化。这里有个取舍：面试时间有限，面试官不一定要求你写出完全正确的并行公式，更看重你有没有推导思路、能不能说清楚多项式、初值、反射这几个概念。所以练习时别死磕代码完美，先保证思路能讲明白。模块清单我认同UART、SPI、CRC、FIFO这四类，各写三遍的意义在于第二遍脱稿、第三遍换参数，而不是机械重复。最后提一句，参数化设计里generate和for循环的边界条件最容易翻车，仿真时一定覆盖WIDTH=1和奇数位宽这两种情况。你平时仿真用的是哪种testbench风格，自己搭还是靠波形看？这决定你练习时要不要顺带补验证那一块。

先说个容易被忽略的点：面试官让你写参数化模块，真正想看的是你能不能把『规模』从逻辑里剥出来，而不是背出某个位宽的写法。所以练的时候别盯着8转1，先问自己这个模块里哪些量跟规模有关：并行位宽、串行位宽、计数器位宽、移位寄存器深度，这些全部提成parameter，再用localparam把派生量（比如计数的最高位、循环边界）算出来。有个小例子：很多人写counter < WIDTH-1，WIDTH改成1时减法就出问题，改成counter == WIDTH-1或者用$clog2算位宽就稳了。风险在于你只在一组参数下仿真通过就以为对了，实际面试官随手改成WIDTH=4或16，位选和拼接就错位。我的替代做法是每个模块至少跑三组参数：最小（1或2）、典型（8）、非2的幂（比如5或12），非2的幂最容易暴露边界bug。CRC那边别急着上并行，先把串行LFSR写对，再想一个时钟吞WIDTH位怎么展开。清单我建议UART收发、SPI主机、CRC、FIFO各手写三遍，每遍换参数重跑，比刷十道新题有用。你现在手头有仿真环境能随时改参数跑波形吗？

我按一条线讲透：从『只会写死8位』到『敢在白纸上写参数化模块』，中间差的其实是一次思维切换，而不是语法量。固定位宽写多了，你的脑子会默认地址、计数、移位量都是常数，一旦参数化，出错的地方往往不在主体逻辑，而在位选、拼接、循环边界这些边角。所以第一阶段的练法很朴素：挑一个你已经写熟的模块，把所有跟规模有关的数字换成parameter，再逼自己在两组参数下仿真通过，这个过程重复四五次，肌肉记忆就变过来了。第二阶段才轮到CRC，这也是拉开差距的地方。多数人只会调IP核，是因为没走过串行到并行这条路：先写一位一位异或反馈的串行LFSR，把多项式、初值、输入输出是否反射这几个点吃透，再用『一个时钟处理WIDTH位』的思路把WIDTH个周期的串行运算在组合逻辑里展开，用生成矩阵或者逐位推导都行，关键要能在纸上推一遍，而不是抄公式。这里有个取舍：推导并行公式花的时间明显多于背CRC-32多项式，但面试官换个CRC-8或者改个初值，背的人就懵了，推过的人改个参数就能重来。第三阶段是模块清单，UART、SPI、CRC、FIFO四类各手写三遍，每遍换位宽和深度，写完自己搭testbench看波形。整个路径大概两到三周，比漫无目的地刷题高效。顺带说一句，这类题在通信、工业控制方向的校招里确实常见，但不用把它当成洪水猛兽，参数化是习惯问题，CRC是推导问题，两个都能靠刻意练习补上。你目前Verilog大概写到什么程度，是能独立搭testbench还是主要靠现成工程改？

别把四类模块当刷题量，当练手感的：UART、SPI、CRC、FIFO各写三遍，每遍换参数重跑，比写十个新模块都实在。

先说一个大部分面经不会讲透的点：你卡住的不是Verilog语法，是「模块的规模参数该在哪一层被决定」这件事没想清楚。固定8位写多了，你会下意识把位宽当成模块的固有属性，而参数化设计的本质是把位宽当成外部输入，模块内部所有跟规模耦合的地方都得跟着它走。所以真正要练的不是把8改成N，而是找出模块里所有「隐性依赖规模」的位置：计数器比较的边界、移位寄存器的深度、拼接时的位选范围、循环的上界，甚至复位值的宽度。这些东西在WIDTH=8时恰好都对，换成5或12就露馅。我的建议是拿你已经写熟的串并转换先做一次「参数化体检」，把每个数字都问一遍它跟WIDTH是什么关系，用localparam推导出来，然后强制自己在WIDTH=2、8、12三组下跑仿真，非2的幂那组最容易抓bug。这一步走顺了，CRC才有意义。CRC的难点不在写代码，在于你要理解串行LFSR是按位异或反馈的，而并行版本是把WIDTH个时钟的串行运算在组合逻辑里展开，中间那步推导必须自己在纸上走一遍，多项式、初值、输入输出是否反射这几个约定要能说清楚。取舍上，我不建议你去背各种CRC变体的公式，而是吃透一个（比如CRC-8），能现场从串行推并行，剩下的靠查表就行。你目前手上有能跑仿真的环境吗，还是主要靠纸笔练？这个会决定你练的顺序。

个人感觉这类题在校招里确实越来越常见，尤其是通信和工控方向的岗位，因为它一次能看出你会不会参数化思维、能不能手推算法。练的时候别贪多，先把串并转换写成所有规模量都提成parameter的版本，用移位寄存器加计数器实现，跑WIDTH=8和16两组仿真对波形；CRC先从串行LFSR写起，把多项式、初值、反射这几个约定搞明白，再试着推并行展开。四类模块UART、SPI、CRC、FIFO各手写三遍，每遍换参数重跑，比刷十个新模块有用。你现在是离面试还有几周，还是已经在投了？

这种题在校招里真不算冷门，通信类岗位尤其爱考。你先把串并转换里所有跟位宽沾边的数字都提成parameter，计数器、位选、复位值一个别漏，再逼自己用WIDTH=5和12各跑一遍仿真，非2的幂最容易露馅。CRC别急着并行，先手写串行LFSR把多项式和反射搞明白。你现在离面试大概还有多久？

我换个角度说，你缺的其实不是模块写法，是「把规模当输入」这个习惯。平时写死8位，脑子会把位宽当成模块的固有属性，参数化之后真正出错的往往不是主体逻辑，而是计数器比较边界、拼接位选范围、循环上界这些边角。练法很朴素：拿你最熟的串并转换做一次参数化体检，每个数字都问它跟WIDTH什么关系，能用localparam推出来的就别写字面量，然后在最小规模、典型8位、非2的幂三组参数下跑仿真。这一步顺了再碰CRC，否则并行展开只会越写越乱。你平时仿真用的是自己搭的testbench还是现成平台？

提醒一个容易被忽略的风险：很多人参数化改完只在WIDTH=8下仿真通过了，就以为大功告成，结果面试官随手改成4或者16，位选和拼接直接错位。所以每个模块至少跑三组参数，最小规模那组专门抓边界，非2的幂那组专门抓位宽推导。CRC这块我建议你别一上来就背并行公式，先手写一位一位的串行LFSR，把多项式、初值、输入输出是否反射这几个约定吃透，再用「一个时钟吃进WIDTH位」的思路把WIDTH个周期的串行运算在组合逻辑里展开，用生成矩阵或者逐位推都行，关键是能在纸上推一遍而不是抄。练习清单上UART、SPI、CRC、FIFO各手写三遍、每遍换参数重跑，比刷十个新模块实在，因为这几类基本覆盖了状态机、移位、计数、存储这些面试常考的结构。另外一个替代做法是写完自己当面试官，把模块的接口和参数约定讲一遍，讲不清的地方往往就是你没想透的地方。你现在是打算按这个清单排一个月的计划，还是想先集中攻CRC并行推导这一块？