2026年做FPGA项目时用AI助手直接生成Verilog，为什么综合能过但上板就错，这算不算被AI带偏了？

先别急着给自己扣「被AI带偏」的帽子，这更像你用了一个只懂语法不懂时序的实习生。仿真对、综合过，只能说明代码语法合法、逻辑在一个理想时间轴里能算通；上板错，往往是真实世界那几件事没被覆盖：复位释放和时钟边沿的关系、跨时钟域信号没做同步、组合逻辑毛刺、初值没给导致上电状态随机。AI生成RTL最常见的盲区恰好就在这些「代码之外」的约束上，因为它看到的是一段孤立文本，不知道你板子上两个时钟什么关系、复位是按键还是上电复位。所以我的判断是：AI当打字员可以，当时序设计者不行。实际做法上，让它写模块骨架、状态机框架、简单的计数器移位寄存器、testbench 激励，这些收益高；凡是涉及跨时钟域、异步复位、时钟使能、上电初始化、外部异步输入，必须自己画时序图再落代码。一个小例子：AI给你写了个两级触发器同步器，看着很标准，但如果它把第一级触发器也加了异步复位，而复位释放又没做同步，那照样可能进亚稳态。这种细节只能靠你盯。另外建议养成习惯：每段AI代码都问自己「它的时钟域是哪几个、复位从哪来、上电第一拍是什么状态」，答不上来就别上板。你现在板子上是两个独立时钟源还是同源分频？这个条件不同，排查方向差别挺大。

这个问题我沿着「为什么会一路绿灯到上板才炸」这条线说透一点。仿真和综合本质上是两套不同的检查：仿真验证的是功能意图，综合验证的是能不能映射成电路，两者都不检查时序收敛和物理实现后的真实行为。AI生成的Verilog通常在功能层面自洽，所以仿真能过；语法规范、可综合性好，所以综合能过。但上板跑的是综合、布局布线之后的网表，这时候建立保持时间、时钟偏斜、复位释放路径全都变成真实存在的物理约束。异步复位如果直接在触发器上拉，复位释放时刻和时钟边沿撞上就可能进亚稳态；跨时钟域如果没有同步器，单比特和多比特的处理方式还完全不同，多比特直接打两拍会采到撕裂的中间值。这些AI基本不会主动帮你考虑，因为它没有你的约束文件、没有你的时钟树信息。那AI到底能用到什么程度？我的划分是：算法级和数据通路的组合逻辑、状态机模板、协议帧解析、testbench和断言，这些让AI起草再人工改，效率提升明显；时钟域划分、复位策略、跨时钟域同步、上电初始化、时序约束（SDC）、管脚和IO标准，这些必须人来做主。避免越用越不会写，关键是保留「先自己画时序图、再让AI写、最后逐行审」的顺序，别反过来。审的时候重点看三样：每个always块的敏感列表和时钟是不是一致、复位是同步还是异步且释放是否安全、跨域信号有没有同步结构。面试里也常被问这个：给你一段代码，指出哪里可能上板出错。所以这能力本身就是硬通货。你现在是自己搭的工程还是跟着教程走的？如果是教程工程，约束文件可能本来就是别人写好的，这块你还没真正练过。

先对齐一下你的场景：能跑仿真、能过综合、上板就错，说明你卡在的其实不是语法，而是「工具链里没人替你检查的那一段」。仿真验证的是你写的意图，综合验证的是能不能映射成电路，这两步都不管时序收敛和物理实现。上板跑的是布局布线之后的网表，建立保持时间、时钟偏斜、复位释放路径全都变成真实约束了。异步复位直接在触发器上拉，释放时刻撞上时钟边沿就可能进亚稳态；跨时钟域没同步器，多比特直接打两拍还会采到撕裂的中间值。AI看不到你的约束文件和时钟树，自然不会主动帮你考虑这些。

所以我不觉得这叫「被AI带偏」，更像是你用了一个只懂语法、不懂时序的实习生。真正要防的风险是另一层：越用越不会写。判断方法很土但有效——AI给你的每一段RTL，你能不能自己画出它的时序图、说出每个触发器在哪个时钟沿动作、复位从哪来。画不出来，那段代码就不算你的。

可执行的替代做法：让它写模块骨架、状态机框架、计数器移位寄存器、testbench激励，这些收益高；凡是跨时钟域、异步复位、时钟使能、上电初始化、外部异步输入，自己先画时序图再落代码。还有个习惯值得养：每接一段AI代码，顺手补一个针对性的testbench，专门打复位释放和跨时钟的边界。你现在的工程大概什么规模、用了几个时钟域？这个搞清楚了，才好判断该补哪块基础。

先帮你把场景对齐一下：你大概处在「能写模块、能跑仿真、也见过综合报告」的阶段，但还没系统做过时序约束和板级调试，所以AI的输出在你眼里是「看着挺对」的。这个阶段最容易踩的坑不是代码写错，而是代码根本没错、错在代码之外。

综合能过，只说明这段RTL能映射成门级电路；上板跑的是布局布线后的网表，时钟走线有延迟、复位释放有先后、外部信号和你的时钟毫无关系。AI看不到你的xdc约束、不知道板子上晶振多少兆、也不知道按键复位是同步还是异步，它只能按「教科书理想情况」写。异步复位直接怼到触发器上、跨时钟域信号直接打两拍，这些在仿真里因为delta延迟和理想时钟往往看不出问题，一上板就露馅。

我觉得与其纠结「算不算被带偏」，不如换个用法：把AI当成一个写模板很快、但完全不懂你板子的助手。让它写状态机骨架、计数器、移位寄存器、testbench激励，收益很高；凡是涉及复位策略、时钟域 crossing、上电初值、外部异步输入，先自己在纸上画时序图，再决定要不要让AI参与。

还有个容易忽略的风险：越用越不会画时序图。我的土办法是，AI给的每段RTL，你能不能说出每个触发器在哪个时钟沿动作、复位从哪来到哪去。说不出来就先别贴进工程。

顺带问一句，你现在板子上是单时钟还是有多个不同频率的时钟源？这直接决定你要不要先补跨时钟域那一块。