2026年FPGA大赛国赛现场，队伍用高云GW5A做「多路高速ADC采集+实时频谱分析」，为什么综合能过但上板后频谱全是噪点，是时钟树没约束还是电源纹波太大？

先按因果链把问题拆开：频谱底噪高20dB，本质是采样后的数据里混进了不该有的东西，而仿真对说明逻辑没问题，问题一定在模拟前端、时钟、电源、接口这几段物理链路上。顺序上我建议先查时钟和约束，再查电源，原因是时钟问题能用工程手段快速证伪，电源问题改起来代价大。

第一步看时序报告，重点确认ADC随路时钟或PLL输出时钟有没有被正确create_clock约束，以及采样沿和数据的setup/hold余量。很多队伍只约束了系统时钟，忘了ADC的DCO/DCO_P/N这类随路时钟，综合能过是因为逻辑本身不依赖这个约束，上板后采样沿随机漂移，FFT自然成一片噪。高云平台常见做法是在SDC里给PLL输出和ADC时钟分别建约束，别让工具自己推。

第二步用ILA或在线逻辑分析仪抓原始ADC码流，先看时域波形是否已经带噪。如果原始数据就脏，问题在ADC前端或时钟；如果原始数据干净、进FFT后才脏，才回去查FFT的定点位宽和截断。这一步能把范围砍掉一半，比盲目改电源快。

第三步才看PLL输出jitter和电源纹波。125M采样率下，时钟抖动对底噪的贡献是可以估的，示波器看到抖动不小，先确认探头和接地方式是否本身引入测量误差，再看PLL的环路带宽和VCO频段配置是否合理。电源侧优先查ADC模拟供电和FPGA PLL供电的去耦，纹波用近场探头或示波器AC耦合看百mV级波动。

取舍上，三天时间不要同时动时钟和电源，先做能证伪的：约束补全、ILA抓数、换一块已知良好的时钟源做对比。如果换外部低抖动时钟后底噪明显下降，就锁定时钟；如果没变化，再回头查电源和前端匹配。你们现在ILA抓到的原始ADC数据，时域上能看到明显毛刺或周期性干扰吗？

先说结论：三天时间，先查时钟约束和时钟质量，电源放第二位。原因很现实——时钟问题能靠改SDC和PLL配置在几小时内证伪，电源问题要动板子、换电容、飞线，返工成本完全不是一个量级。

主线这样走：先在综合实现报告里翻时序，重点看ADC随路时钟（DCO那类）和PLL输出有没有被create_clock单独约束。很多队伍只约束了系统主时钟，剩下的交给工具自动推，综合当然能过，因为逻辑不依赖这条路径的时序；但上板后采样沿相对数据随机漂移，采到的码流本身就带着周期性错位，FFT一出来底噪自然抬高，看起来像「全是噪点」。这一步半小时能看完，先做。

接着用在线逻辑分析仪抓ADC原始码流，别急着看频谱。把抓到的时域数据导出来，看波形是不是已经毛刺明显、或者存在规律性的台阶跳变。如果原始数据干净、只是FFT结果脏，那问题在数字侧（窗函数、定点位宽、蝶形溢出）；如果原始数据就脏，才回到模拟链路。这个二分法能帮你省掉大量瞎猜。

然后才是PLL和电源。示波器看到抖动不小，要分清是PLL本身配置的环路带宽/VCO频段不合适，还是供电纹波耦合进了时钟缓冲。快速验证办法：临时把PLL输出降频跑一个低速档，如果底噪明显改善，说明是时钟链路问题；再用示波器交流耦合看PLL电源引脚纹波，几十毫伏以上的高频毛刺就得考虑补去耦。

取舍上，别在赛场上追求「根治」，先保证能出图、能讲清楚排查逻辑。你们ADC是差分输入还是单端、PLL参考晶振是多少兆？这两个信息会影响下一步判断。

个人感觉这题最容易被带偏的地方，是大家一看到「底噪高20dB」就往电源上想，因为电源听起来更「硬件」、更像大问题。但实际排查顺序应该反过来：先用约束和原始数据把数字侧和模拟侧切开。

具体做法是抓ADC输出的原始采样点，做一次最简单的时域观察——如果码流在空闲段就有规律性抖动或固定模式的跳变，那基本是采样时钟沿不对，跟电源关系不大。这时候去查SDC里PLL输出和DCO时钟有没有分别建约束，往往能直接找到漏约束的那一条。

反过来，如果原始码流看着挺干净，FFT却一塌糊涂，那就别在板子上折腾了，回去查定点位宽和蝶形运算的溢出保护。

顺带说一句，换两块板现象一样，这其实是个有用信息：说明不是某颗器件焊接不良，更像设计层面的共性问题，约束漏配的概率比电源去耦不足更高。你们现在手上有几通道ADC、采样数据是DDR还是SDR接进来的？

先别急着动烙铁，我建议把「换板子现象一样」当成一个强提示：这更像设计共性问题，而不是某颗电容没焊好。所以顺序上先查约束和时钟，电源放后面，理由很简单——改SDC可能半小时就能证伪，改电源要拆板飞线，三天时间赌不起。

具体可以这么走：打开实现后的时序报告，重点看ADC随路时钟（DCO那类）和PLL输出有没有被单独create_clock约束，很多队只约束了系统主时钟，其余让工具自动推，综合照样过，因为逻辑不依赖这条路径，但上板后采样沿相对数据漂移，采到的码流自带周期性错位，FFT底噪就上去了。

然后抓原始码流，别直接看频谱。空闲段如果有规律性抖动或固定台阶跳变，基本是采样时钟沿的事；如果原始数据干净、只有FFT脏，那问题在定点位宽和蝶形溢出保护那边，跟电源没关系。

多给一个维度：示波器看抖动不小，也要区分是PLL配置的jitter还是探头地线太长测出来的假抖动，125M采样下探头接地弹簧没换，测出来的眼图能吓死人。可以先拿PLL输出直接送个测试引脚，用近端接地测一次做对比。

你们现在ADC是单端还是差分输入，DCO有没有进FPGA做随路采样？

先给个可能被忽略的角度：你们换了两块板现象一样，这其实已经把「某颗电容没焊好、某路电源个体不良」这类偶发问题排除掉一大半了。剩下的大概率是设计层面的共性，而共性里约束漏配的排查成本最低，所以三天时间先动SDC，别先拆板。

具体说，打开实现后的时序报告，重点看ADC随路时钟（DCO那类）和PLL输出有没有被单独create_clock，很多队只约束了系统主时钟，其余交给工具自动推，综合照样过，因为逻辑不依赖这条路径，但上板后采样沿相对数据漂移，码流自带周期性错位，FFT底噪就抬上去了。这一步半小时能看完。

然后抓原始码流，别直接盯频谱。空闲段如果有规律抖动或固定台阶跳变，基本是采样时钟沿的事；原始数据干净、只有FFT脏，那去查定点位宽和蝶形溢出保护，跟电源没关系。

再补一个维度：示波器看到抖动不小，要分清是PLL本身配置（分频、环路带宽、输出是否走了普通IO而非专用时钟管脚）还是测量方法问题——探头地线太长、带宽不够都会把抖动看大。这个误判在赛场上很常见，别因为一个不可信的测量结果去改电源。

风险上提醒一句：改电源属于不可逆操作，飞线、换电容一旦出问题，赛前没有时间回滚；改约束随时可以还原。所以顺序上先证伪时钟，再谈电源。你们现在ADC那路时钟是走专用时钟引脚还是普通IO？这个决定了后面查的方向。

把这件事当成一条因果链来看会更清楚：频谱底噪高20dB，意味着采样后的数字码流里混进了不该有的成分。仿真全对只证明RTL逻辑正确，它证明不了物理链路上的采样时刻是否稳定。所以问题一定落在「采样瞬间」和「数据到达瞬间」的对应关系上，而这层关系由时钟约束和时钟质量共同决定，电源纹波只是通过影响时钟和模拟前端间接起作用。

顺着这条链往下走，第一步不是拿示波器，而是打开时序报告。看ADC随路时钟和PLL输出有没有被create_clock单独约束，看采样沿相对数据的setup/hold余量是正还是负。很多队伍只约束了系统主时钟，其余让工具自动推，综合能过是因为逻辑本身不依赖这条路径，但上板后采样沿随机漂移，采到的码流自带周期性错位，FFT一出来就是一片噪。这一步成本最低、证伪最快，先做。

第二步用ILA抓原始ADC码流，看时域而不是频域。如果空闲段就有规律抖动或固定台阶跳变，说明采样时刻已经在晃，回到时钟侧；如果原始数据干净、只有FFT脏，那问题在定点位宽和蝶形溢出保护，去查数字侧，别在板子上折腾。

这里有个取舍值得说清楚：时钟质量和电源纹波不是二选一，而是优先级问题。时钟问题能用改SDC、改PLL配置在几小时内证伪，电源问题要动板子、换电容、飞线，返工成本完全不是一个量级。赛前三天，赌不起后者。

再往深一层，如果约束补上了、原始码流也干净，底噪还是高，那才轮到PLL输出jitter和电源纹波。这时候看PLL配置里的环路带宽、输出是否走了专用时钟管脚，以及电源去耦在125M采样附近的频段够不够。常见做法是先保证时钟质量，再谈算法和电源，因为时钟抖动引入的误差是算法补不回来的。

最后提醒一句：示波器看抖动不小，先确认探头地线和带宽够不够，别用一个不可信的测量去指导改板。你们现在PLL输出是走专用时钟引脚吗？这个先确认，能省掉不少弯路。