2026年秋招，应聘‘芯片DFT（可测试性设计）工程师’岗位，笔试和面试中，除了常见的Scan、MBIST、JTAG原理，现在是否会深入考察‘ATPG向量生成与压缩’、‘测试功耗管理’、‘以及针对AI芯片大规模存储阵列（SRAM）的BIST设计挑战’？

同学你好，我也是去年秋招上岸的DFT工程师，可以分享下我的经验。你提到的这几个方向，在头部公司的面试里确实越来越常见了，尤其是你目标如果是AI芯片公司或者大型数字芯片设计公司的话。

关于ATPG向量压缩，这几乎是必问题。你需要理解压缩的基本原理，比如通过共享输入（广播扫描链）或者编码技术来减少数据量。代价嘛，主要是增加了片上硬件（比如解压缩器），可能会对时序有一点点影响，还有就是压缩率不是无限的，太高会影响故障覆盖率。建议你去Synopsys或Mentor（现在叫Siemens EDA）的官方文档或培训材料里找找，有专门讲TestKompress和Tessent Shell里相关技术的。

测试功耗管理，面试官可能会问你具体技术，比如在Scan测试时，通过控制扫描链的移位速度（低速移位）、对扫描链进行分时测试、或者插入门控时钟来降低峰值功耗。有时候也会问到ATPG工具里的一些低功耗设置选项。

至于AI芯片的大SRAM BIST，难点在于阵列太大，测试时间、测试功耗和修复逻辑的复杂度都剧增。方案上，可能会采用分布式的BIST控制器，分块测试，以及更高效的冗余分析和修复算法（比如行/列冗余的分配算法）。这块如果你课题没涉及，可以找找IEEE上关于存储器BIST和修复的综述文章看看，了解核心概念和挑战就行。

准备的话，光看原理不够，最好能结合你使用过的EDA工具（比如Tessent或DFT Compiler）来理解这些功能是怎么实现的。如果有项目经验，哪怕只是学校的项目，也尽量把这些概念套进去思考一下，面试时能讲出来就很加分。

会的，而且会问得比较深。我目前在一家做GPU的公司做DFT，我们面试应届生时，这些已经是常规考察点了。原因很简单，现在动辄几亿门、上百个SRAM宏的芯片，你刚才说的那几个问题不解决好，测试成本（时间、功耗）根本控不住，芯片可能就测不出来或者测不起。

我一条条给你拆解下准备思路：
1. ATPG向量生成与压缩：你不能只停留在“有压缩”这个概念。要明白两种主流方式：基于编码的解压缩（如TestKompress）和基于广播的拓扑结构。面试官可能会让你对比优缺点，或者问在什么场景下压缩率会下降。代价除了面积，还要知道对测试时间的影响（解压缩需要时间），以及可能会引入的故障屏蔽问题。建议你找一些相关专利或技术白皮书看看示意图。

2. 测试功耗管理：这是一个系统工程问题。从DFT架构阶段就要考虑，比如扫描链划分、时钟门控插入、测试调度（staggered launch）。面试可能会给一个场景，比如峰值功耗超标，让你给出解决方案链。还要知道“静态功耗”在测试模式下也可能因为过度翻转而加剧。

3. 大规模SRAM BIST挑战：这是AI芯片DFT的核心难点之一。传统MBIST直接套用会带来巨大的面积开销、布线拥塞和测试时间。现在业界倾向用层次化、共享的BIST控制器，以及将修复逻辑（如eFuse或寄存器烧录）做得更智能。难点还包括：修复率与面积开销的权衡、在线测试（BISR）的需求、以及和芯片整体DFT架构的集成。如果你有MBIST工具的使用经验，重点看看它对于大型多实例（multi-instance）内存的支持方案。

从哪里入手？第一，把你用的商业工具（Synopsys, Siemens, Cadence）的DFT相关手册和培训PPT关于这些高级章节精读一遍。第二，去IEEE Xplore搜近几年DATE、ITC、VTS等会议关于DFT、Memory Test的论文，看摘要和引言就能把握趋势。第三，在知乎、EETOP等论坛搜一些工程师的经验分享，有很多实战细节。别慌，你能意识到这些问题，已经领先很多同学了，把这些知识点梳理成自己的理解，面试时能侃侃而谈就行。

同学你好，我去年秋招拿了几个大厂的DFT offer，可以分享一下我的经验。你提的这几个方向，现在确实是面试的重点，尤其是做AI芯片或者高性能计算芯片的公司。

先说ATPG压缩，面试官很可能会问。原理上，常见的有静态压缩（比如TestKompress）和动态压缩（on-the-fly）。你要能说清楚，压缩主要是利用测试向量里的无关位（X位）和共享扫描链，把多个向量的信息合并，减少总的向量长度和数据量。代价嘛，主要是工具运行时间可能变长，有时会略微影响故障覆盖率，还有可能增加一点点电路面积（比如需要额外的控制器）。建议你去看看Mentor或者Synopsys ATPG工具的培训资料，了解基本流程和压缩选项。

测试功耗管理也很关键。你可以准备这几个点：低功耗测试模式（比如在shift时降低频率）、时钟门控在测试中的应用、向量排序（vector ordering）来减少跳变、还有划分扫描链（partitioned scan）。有时候会问测试时电压降低（voltage drop）的问题，可以提一下。

AI芯片的SRAM BIST是个大热点。难点在于阵列太大，测试时间、功耗、还有修复逻辑的设计都很复杂。方案上，除了传统的MBIST，现在常用的是基于内建自修复（BISR）的方案，就是把冗余的行/列和修复算法做在芯片里。面试可能会问冗余分配算法、修复效率、以及BIST电路本身对时序和面积的影响。你可以找几篇关于存储器BIST/BISR的论文看看，了解最新的趋势。

准备的话，光看书不够，最好能找一些实际项目的资料，或者用EDA工具（比如Tessent）跑个小例子。面试官喜欢问实际工程中遇到的问题和权衡。

会的，而且问得越来越细。我目前在AI芯片公司做DFT，我们面试新人肯定会涉及这些。

ATPG向量压缩几乎是必问题。你需要理解两种主要方法：一种是基于编码的（像游程编码），另一种是基于扫描链的（比如广播模式）。重点不是背概念，而是理解压缩率、故障覆盖率和工具运行时间之间的trade-off。可以准备一个例子，比如原来向量大小是10G，压缩后变成2G，但工具多跑了几个小时，这在实际项目中怎么决策。

测试功耗管理，对于大规模芯片特别是AI芯片至关重要。除了常见方法，可能会深入问测试调度（test scheduling）——如何安排不同模块的测试顺序和并行度来控制峰值功耗，以及功耗感知的ATPG（power-aware ATPG）是怎么生成低跳转向量的。

你提到的AI芯片大SRAM BIST挑战，正是我们现在的痛点。难点在于：测试时间随容量线性增长，测试功耗巨大，修复逻辑的复杂度和面积开销。方案上，除了传统BIST，可能会讨论分布式BIST架构、后台测试（background test）概念，以及和ECC、内建修复（BIR）的结合。面试官可能会让你设计一个超大规模SRAM的测试修复方案，考察系统思维。

建议你从几个方面入手：一是看业界领先EDA工具（Synopsys, Siemens EDA）关于ATPG压缩和功耗管理的白皮书或应用笔记；二是关注ISSCC、ITC会议上关于存储器测试的论文；三是在实践上，如果有机会，用Tessent或DFTAdvisor等工具实际操作一下，理解流程和报告。没有项目经验的话，可以把这些概念和原理自己梳理成流程图或对比表，面试时展示你的理解深度。

同学你好，你提的这几个点非常关键，确实是现在DFT面试的热门方向，尤其是针对AI芯片这类大设计。你复习的基础知识是门槛，但头部公司（比如海思、平头哥、英伟达、高通等）的面试肯定会深入考察这些工程难题，因为它们直接关系到芯片的测试成本、良率和可靠性。

针对你的三个问题，我的建议是：

1. ATPG向量压缩：肯定会问。你需要理解压缩的本质是减少测试数据量（TDV）和测试应用时间（TAT）。原理上，除了工具自带的压缩算法（如广播扫描、自适应扫描），要懂一点基于编码的压缩（如Golomb、FDR）和共享扫描使能信号等方法。代价主要是可能增加一点点面积、对故障覆盖率的潜在影响，以及压缩解压逻辑本身的验证复杂度。准备时，可以找一些Synopsys或Mentor的ATPG工具白皮书看看，理解“压缩率”和“故障覆盖率折衷”这些概念。

2. 测试功耗管理：必考。测试时开关活动率高，可能导致IR-drop、热损坏。方法分层次：在ATPG阶段可以用低功耗ATPG（控制跳变率）、门控时钟、测试调度（分批次测试）；在架构层面可以用片上解压缩结构降低切换率；还有电源门控技术在测试模式下的应用。你需要能说出几种具体技术并比较其优缺点。

3. 大型SRAM BIST与修复：这是AI芯片DFT的硬骨头。难点在于：阵列巨大，测试时间线性增长；冗余修复（Repair）算法复杂（行/列冗余分配）；BIST引擎面积和功耗优化；以及与MBIST集成后的时序收敛问题。方案上，除了传统MBIST，要了解基于内建自修复（BISR）的流程，以及如何利用EDA工具（如Tessent MemoryBIST）实现软修复和硬修复。对于AI芯片，可能还会问及多端口SRAM的测试挑战。

入手准备：
– 理论方面：推荐看《Digital Systems Testing and Testable Design》相关章节，以及IEEE上关于测试压缩、低功耗测试、存储器BIST的综述论文。
– 实践方面：如果你有项目经验最好，没有的话可以尝试用Tessent或DFT Compiler跑个小设计，熟悉流程。很多面试官喜欢问工具实操中的问题（比如ATPG的drc冲突怎么解决）。
– 行业动态：关注一下业界如何测试HBM、大型NoC，这些也是前沿。

总之，把这些知识点梳理成自己的话，能结合例子说明，面试时就能展现出你的工程思维深度。

会的，而且问得很细。我去年秋招面了几家做服务器和AI芯片的公司，全都被问到了这些。光懂原理不够，他们希望你理解背后的权衡和工程选择。

关于ATPG向量压缩，面试官可能会让你手画一个简单的解压缩电路（比如基于线性反馈移位寄存器的），或者问压缩率上去了，会不会影响故障覆盖率？测试时间能减少多少？这些都需要定量的概念。

测试功耗管理，常问的场景是“如果测试时功耗超标，你会从哪几个步骤去分析和解决？” 这需要你有一个系统性的排查思路，比如先看ATPG向量、再看时钟结构、最后考虑电源网络。低功耗测试模式（如Launch-on-capture）和功能模式下的功耗差异也要清楚。

AI芯片的大SRAM BIST是个专题。难点除了测试时间，还有修复效率。比如，冗余资源有限，如何设计修复算法（如局部修复优先还是全局优化）来最大化良率？BIST电路本身会不会引入时序问题？现在还有用机器学习来优化测试调度和修复的策略，你可以稍微了解一下，作为加分项。

建议你准备时，每个话题都准备一个“问题-解决方案-利弊”的三段式回答。没有项目经验也不要紧，可以多读一些公司的技术博客或研讨会资料（比如Synopsys的SNUG），里面有很多实际案例。笔试可能会出一些计算题，比如给一个扫描链配置，计算测试时间或压缩率，所以公式要熟悉。

最后，记得表达出你对解决这些实际问题的兴趣和思路，DFT工程师很看重动手和debug能力。

同学你好，我也是去年秋招上岸的DFT工程师，方向和你类似。根据我的面试经历，你提到的这几个点现在确实是头部公司（尤其是做高性能计算、AI芯片的公司）非常看重的。他们不再满足于你只会跑流程，而是希望你能理解背后的原理和工程权衡。

关于ATPG向量压缩，面试官可能会问压缩的基本方法，比如静态压缩（Test Set Compaction）和动态压缩（比如使用更高效的测试立方体生成算法）。你需要知道压缩的代价：可能会略微降低故障覆盖率，增加ATPG运行时间，有时还会引入额外的电路（如解压缩逻辑）。建议你了解一下工业界常用的压缩技术，比如Mentor的TestKompress和Synopsys的TetraMAX ATPG中的压缩功能，看看它们的白皮书或用户手册，理解其基本思想。

测试功耗管理方面，常见方法有测试向量排序（降低跳变）、时钟门控、划分扫描链、使用低功耗测试模式（如Launch-off-capture）。你需要能解释为什么测试功耗会高（所有触发器在shift时都在跳变），以及每种方法的优缺点。

针对AI芯片的大规模SRAM BIST，难点在于阵列巨大，测试时间、面积开销、修复机制都更复杂。方案上，除了传统MBIST，可能会问到基于内建自修复（BISR）的方案，冗余行/列的分配算法，以及如何与芯片级DFT集成。可以看看IEEE上关于存储器BIST和修复的论文，了解最新趋势。

准备的话，光看教材不够。建议：1. 如果有项目经历，把项目中用到的相关工具（比如Genus Test, Tessent）的对应功能深入了解一下；2. 找一些行业会议（如ITC）的演讲PPT或综述文章看看；3. 在论坛（如EETOP）上看看大家的讨论。面试时如果能结合项目谈理解，会很加分。

会的，而且会问得比较深。我是面试官，我们部门主要做服务器芯片和AI加速芯片，最近两年校招笔试和面试肯定会覆盖这些点。原因很简单，芯片规模上去了，测试成本（时间、功耗、数据量）就成了大问题，DFT工程师必须能解决这些工程难题。

我直接给你一些准备思路吧：

1. ATPG向量生成与压缩：不仅要懂压缩，还要懂生成。比如，如何设置ATPG工具来优化向量？故障模型（stuck-at, transition, path delay）的选择对向量大小有什么影响？压缩原理，比如基于编码的压缩（如Golomb编码）和基于广播扫描的压缩，各自的适用场景和硬件开销要清楚。代价方面，除了故障覆盖率，还要考虑对测试机内存和测试时间的影响。

2. 测试功耗管理：这是一个系统性问题。笔试可能会出题让你计算测试功耗，或者给一个场景让你选择方案。你需要掌握几种核心技术的原理：a) 扫描链划分，怎么划分能平衡功耗和测试时间？b) 测试向量置位/复位（X-filling），用0或1填充不关心位来降低跳变。c) 时钟门控在测试模式下的应用。d) 电源门控域（Power Gating Domain）的测试挑战。建议找一些低功耗DFT的论文综述看看。

3. AI芯片SRAM BIST挑战：这是热点。难点在于：阵列多且大，测试时间线性增长；修复率要求高（因为面积大，缺陷概率高）；可能涉及3D堆叠存储的测试。方案上，除了传统MBIST，需要了解分布式BIST架构、并行测试、基于内建自修复（BISR）的冗余分析（如局部修复和全局修复的权衡）。对于AI芯片，还可能问到你如何测试近存计算或存内计算架构中的存储阵列。可以关注一下业界领先的DFT工具（如Siemens的Tessent）针对大规模存储的解决方案。

从哪里入手？如果你实验室有项目，最好实际做一做。没有的话，可以找一些开源项目（比如OpenTitan）看看它的DFT实现，或者上Coursera/EDX看看有没有相关课程。另外，一定要熟悉一到两种业界主流DFT工具的命令和流程，面试会问得很细。

你好，同是DFT方向的同学。你提的这几个点非常关键，尤其是瞄准头部公司的话，大概率会问到。现在芯片复杂度上来了，面试官已经不满足于问你“是什么”，更想听你“怎么解决实际问题”。

针对你的三个问题，我的建议是：

1. ATPG向量压缩：这几乎是必考题。原理上，核心是“共享”和“无关位填充”。比如，把多个测试向量里对故障检测有效的“关心位”提取出来，合并到一个向量里，同时利用ATPG工具里的“X”（无关位）填充技术，让一个向量能覆盖更多故障。代价主要是压缩过程消耗的运算时间，以及有时会略微降低故障覆盖率。你需要能说出几种常见压缩方法的名字，比如基于字典的、基于统计的，以及现在工业界主流工具（如Tessent）里用的On-product compression技术的大致思想。

2. 测试功耗管理：这也是热点。方法分层次：在架构层面，可以采用测试调度（Test Scheduling），把高功耗的模块测试错开；在电路层面，常用的有时钟门控（Clock Gating）、在Scan链中插入锁存器（Capture Masking）、以及采用低功耗的Scan模式（如Launch-off-Capture）。你需要理解这些方法是怎么降低峰值功耗和平均功耗的，特别是避免测试时因IR-drop导致的良率损失。

3. 大规模SRAM BIST与修复：对于AI芯片，这是核心难点。难点在于：阵列太大，测试时间太长；修复资源（冗余行/列）有限，如何高效分配；以及如何与芯片整体DFT架构集成。方案上，现在流行的是分布式BIST（每个大阵列或子阵列有独立的BIST控制器）和基于内建自修复（BISR）的方案。你需要了解修复的流程：测试->分析失效位图->分配冗余资源->熔断或软修复。

从哪里入手？光看教材不够。强烈建议：
– 去IEEE上找近几年的ITC（国际测试会议）或DATE会议的相关论文摘要，看看业界在关心什么。
– 仔细阅读Synopsys（Tessent）和Cadence（Modus）等主流DFT工具的白皮书或应用笔记，里面有很多工程实践细节。
– 如果你的课题或项目能沾上边，哪怕是小规模的，也要把里面的思考、权衡和结果讲清楚，这比纯背书强得多。

最后，面试时如果被问到，记得结合“问题-解决方案-权衡取舍”这个思路来回答，展现出你的工程思维。祝秋招顺利！

同学你好，你这个问题问得很及时。作为去年秋招上岸的DFT工程师，我的感受是：你列出的这三个方向，在头部公司的技术面里，至少会碰到一到两个。面试官不一定要求你像工具专家一样精通每个细节，但你必须展现出你知道这些挑战的存在，并且有解决问题的思路框架。

直接回答你的问题：会考察，而且越来越深入。下面我结合自己的面试经历，给你一些更具体的准备思路：

关于ATPG向量压缩，除了原理，可能会问得更实操。比如：“如果压缩率要求很高，但故障覆盖率不能降，除了工具自动压缩，在DFT设计阶段（如Scan链划分、时钟控制）可以提前做哪些准备？” 这考察的是你对整个流程的理解。准备时，要明白压缩和测试时间、存储成本、故障覆盖率之间的trade-off。

测试功耗管理，现在经常和“测试质量”绑在一起问。比如：“你知道哪些在Capture阶段降低功耗的技术？它们可能对测试质量（比如小延迟缺陷的检测）有什么潜在影响？” 这说明公司关心的是“不牺牲质量的低功耗”。你需要了解时钟门控、捕获屏蔽、电压缩放等方法，并知道它们的局限性。

AI芯片的大规模SRAM测试，绝对是难点和热点。难点不仅仅是测试算法本身，更是“集成”和“可修复性”。面试官可能会问：“如果一个AI芯片有上千个SRAM宏，如何规划它们的BIST测试时序和访问接口，才不会成为设计瓶颈？” 或者 “软修复（通过寄存器配置）和硬修复（熔丝）在AI芯片应用里各有什么优劣？” 这要求你从系统级思考。

我的准备建议很直接：
1. 项目经验是王道。哪怕你的课题只涉及一个小SRAM的BIST，也要把整个流程（从RTL插入、验证到结果分析）吃透，并扩展到思考大规模应用时会遇到什么问题。
2. 善用网络资源。YouTube上有些资深工程师的分享，半导体公司公众号的技术文章，比课本更贴近当前工程实践。比如搜“DFT low power”，“memory BIST repair”这些关键词。
3. 准备一两个“深度思考点”。例如，针对AI芯片，你可以准备谈谈对“测试数据带宽”和“测试并行度”的看法，这能让你脱颖而出。

别怕，把基础打牢，再对这些进阶话题有清晰的认知和自己的思考，通过面试的机会就很大。加油！