2026年，芯片行业Chiplet和UCIe接口加速落地，应届生投递数字IC后端岗位需要掌握哪些Die-to-Die接口的物理设计和时序收敛技能？

我是做后端三年多的，去年刚跟完一个chiplet项目，踩了不少坑。首先明确一点，UCIe物理层设计里最头疼的是微凸块排列和通道绕线规则。微凸块通常要按die边缘做均匀分布，间距控制在55um或45um（看工艺），而且必须考虑热膨胀系数匹配，不然封装后应力会导致微裂纹。布线方面，UCIe通道需要严格控制线长等长，因为die-to-die信号是源同步时钟，哪怕skew多出几十皮秒都可能让接收端采样出错。建议你先把UCIe 1.0/1.1 spec里的物理层章节啃下来，尤其是die-to-die interconnect topology那张图。时序收敛上，跨die时钟同步一般用PLL或者DLL在两端做对齐，但千万别只靠工具自动修，要在floorplan阶段就把die边界上的时钟树手动预留好，否则后面CTS会乱套。免费资源的话，UCIe联盟官网有白皮书，CHIPS Alliance有个开源UCIe控制器设计，虽然偏RTL但也讲了物理层接口约束，够入门。

说实话，应届生直接问die-to-die接口有点超前，但既然面试官会问，还是得准备。我自己今年秋招面了几家做chiplet的公司，他们最关注的点其实不是你会不会写UCIe时序脚本，而是你有没有意识到die-to-die接口和传统SoC后端最大的差别：物理隔离。传统SoC一根时钟树跨几个宏模块，走线长点也就是setup问题；跨die就不一样了，两个die之间有封装基板延迟和信号衰减，时序收敛时根本不能像以前那样让工具自动平衡。你得学会手动分析跨die路径的derate和uncertainty值，比如UCIe通常要求加20%的derate来覆盖封装差异。另外微凸块布局会影响IR drop，因为die边缘电流密度会变高，所以做电源网格时要在IO周围额外加decap电容。建议你去看Cadence和Synopsys官网的UCIe应用笔记，虽然不免费但有公开的PDF摘要。论文的话IEEE TCAS上有几篇讲die-to-die时序建模的，搜“UCIe timing closure”能找到。

我觉得你没必要被Chiplet吓到，底层物理设计原则还是那些，只是多了几个新维度。先说关键点：UCIe微凸块布局，本质上就是bump map规划，工具一般能自动生成，但你要知道die边缘的bump需要避开测试pad区域，而且信号bump和电源bump要交错放置以减少串扰。通道布线主要看你是做MCM还是interposer，前者走线长，要对差分布线做阻抗匹配，后者走线短但通孔多，要小心EM效应。时序收敛这块，跨die时钟同步最稳妥的做法是用异步FIFO过渡，但如果硬要做同步，就得在两侧各放一个PLL，然后用相位检测器校准，调试周期很长。个人建议应届生去B站搜“UCIe 后端设计”或者“chiplet 物理实现”，有几个国产EDA厂商的公开课讲得挺接地气，虽然不权威但能快速建立概念。还有就是多看别人的PR脚本，比如Innovus里对die-to-die路径设置set_multicycle_path的用法，这些实战细节比看论文管用得多。

做后端如果只会传统SoC，现在确实容易被卡。UCIe这块核心就两个东西：物理版图规划和跨die时序。物理上，UCIe的微凸块（micro bump）不是随便放的，它有固定的BGA ball map，通常PHY层会给你一个参考布局，比如把PHY macro放在die边缘，然后bump直接通过RDL连出去。你拿到PHY vendor的Lef/Def时，要特别注意它的route blockage和pin位置，别把走线通道堵了。跨die时序更头疼，因为die和die之间的PVT差异很大，传统OCV根本不够用。你要学会用跨die的derate，或者用系统级的SSO（simultaneous switching output）分析，UCIe的PHY会用DLL或PLL做时钟补偿，但你做后端时得保证clock tree latency在die之间匹配，通常我会在顶层做xtalk分析和IR drop。免费资源的话，建议去UCIe官网下spec，尤其是physical layer那章，配合Rambus或Synopsys的公开白皮书看。论文的话，搜DAC或ISSCC里UCIe相关的那几篇，重点看Interposer和TSV的时序建模。

兄弟，我跟你说，投简历前一定要搞懂Chiplet后端跟完整SoC最大的区别——接口不是片上互联，是片间互联。UCIe物理层设计的关键在于die边缘的IO规划。首先微凸块间距一般是55um或40um，你排布时要考虑RDL走线层数，通常用两层RDL做扇出，一层走数据一层走时钟，避免cross talk。通道布线时注意差分对和屏蔽地线，UCIe的data lane是DDR或者NRZ，每一组lane需要等长，而且die间距离（比如2D封装或者interposer）决定了寄生参数，你要跑EM仿真。时序收敛最坑的是跨die的PVT不相关，别想着用片上OCV搞定，你得用跨die的统计时序分析，或者用UCIe内置的retimer补偿。建议你先拿开放UCIe PHY的参考设计练手，比如Intel的AIB或者开放Chiplet协议。培训的话，UCIe官网有免费的webinar，B站搜UCIe物理设计也有几个不错的实操视频。另外看论文去IEEE搜Chiplet physical design和die-to-die timing closure，重点看跨die时钟抖动和SSC的影响。