FPGA大赛国一学长分享：基于Zynq的实时视频拼接系统如何在三天内完成并拿高分？

三天拿国一，听起来很唬人，但背后大概率是提前半年就在摸Zynq和VDMA了。那个学长的核心技巧不是手写代码，而是把Xilinx官方的Video Processing IP核调通，比如用VDMA做帧缓存、用Video Timing Controller生成时序，再自己写一个简单的双线性插值模块做拼接。多路视频同步，最省BRAM的做法是用FIFO做行缓存对齐，而不是整帧缓存——这样资源占用能从十几个BRAM降到两三个。评委打分其实很现实：实时性（60fps不丢帧）和资源利用率（LUT/BRAM/DSP不要超标）比花里胡哨的创新重要得多。另外，HDMI输出验证时，很多人栽在像素时钟跨时钟域上，建议先用ILA抓一下axi4-stream的tready/tvalid握手信号，确定没丢数据再上板。如果现在你还没碰过Vivado Block Design，建议别照搬三天冲刺，先花两周把单路摄像头过HDMI显示跑通再说。你用的开发板是哪家的？Zynq-7020还是7010？资源上限差挺多的。

说点实在的。这个项目表面上是三天，实际是把一个典型工程拆成了三个可复用的模块链：图像采集（OV5640或类似摄像头通过MIPI转并行输入）、拼接引擎（双线性插值+坐标映射表）、输出（HDMI TX）。学长的取巧点在于他没用纯逻辑做坐标变换，而是把拼接映射表提前算好存在Block RAM里，运行时查表+双线性插值，这样省掉了大量DSP48E资源。多路视频同步的坑在于，两路摄像头哪怕用同一根PCLK，相位也可能差几十纳秒，常见做法是把两路数据先写进异步FIFO，然后统一用输出端的像素时钟去读，同时用场同步信号（VSYNC）做软复位，保证两帧起点对齐。评委关注的其实是两件事：第一，你的系统能不能稳定跑在1080p@60，有无撕裂或闪烁；第二，你用了多少LUT和BRAM——很多队功能做出来了但资源用掉90%+，评委反而会扣分，因为说明设计冗余不够。建议你从Vivado的IP Integrator里先搭一个最小验证链路：VDMA+TPG+Video Out，确认VDMA的读写地址模式和缓存深度配置没问题，再替换成真实摄像头。另外，三天冲刺的前提是你已经把所有IP核的驱动写好了，包括I2C配置摄像头寄存器、DDR地址分配、中断处理。如果这些基础还没搞，建议先做一个单路摄像头显示的项目，跑通了再上双路。你目前对AXI4-Stream的ready/valid反压机制熟悉吗？如果不熟，写流水线时很容易因为数据握手失败导致卡顿。

说实话，三天拿国一这个说法有点标题党了。你说的大二学长，我猜他至少提前半年在学Xilinx的VDMA和Video Processing IP核，三天只是最后冲刺调通的时间。真正核心的坑在于多路视频同步：两路摄像头哪怕共用同一根像素时钟，相位差也可能导致画面错位。常见做法是每路各接一个异步FIFO，用输出侧的像素时钟统一读取，同时把场同步信号（VSYNC）作为FIFO的软复位，这样两帧起点才能对齐。拼接算法上，他大概率不是实时做坐标变换，而是提前把映射表算好存进BRAM，运行时查表加双线性插值，这样能省下不少DSP资源。评委打分其实很务实，功能完整度占大头，但资源利用率也很关键——如果LUT或BRAM用了90%以上，即使功能对也很难拿高分。建议你现在就摸一下Zynq的MIPI转并行输入基础实验，别等赛前突击。对了，你手头有开发板吗？是PYNQ还是正点原子的？不同板子的MIPI接口差别挺大的。

把那个学长的做法拆开看，他的核心策略是「用传输层约束换取逻辑层简化」。三天能跑通1080p@60的实时拼接，说明他根本没在纯逻辑上死磕坐标变换，而是把问题拆成了三块：第一，图像采集阶段直接用MIPI转并行IP核，只做数据格式对齐，不做任何缓存；第二，拼接引擎里用了一个取巧的查表法——预先把两路画面的重叠区域对应关系算成一张坐标映射表，存在Block RAM里，运行时每来一个像素就查表找到它在另一路画面里的位置，然后做双线性插值。这样做的代价是BRAM占用量取决于重叠区大小，但好处是DSP48E几乎不用；第三，输出端用VDMA做帧缓存，同时用Video Timing Controller生成标准HDMI时序。多路视频同步的难点在于，两路摄像头的PCLK如果共用一个晶振，相位差可能只有几纳秒，但用异步FIFO加VSYNC软复位就能解决；如果两路用的是独立晶振，那必须用PLL倍频到同一个像素时钟域，否则画面会周期性撕裂。评委打分时，我看过几个队的评分表，功能完整度占40%，资源利用率占30%，实时性（实测帧率、有无闪烁）占20%，创新点只占10%。所以别在花哨算法上钻牛角尖，先保证系统稳跑、资源不超标。你如果现在还在大二，建议先把Zynq的AXI4-Stream握手协议和VDMA的帧缓存模式（是使用Auto Sync还是Manual Sync）彻底搞懂，这比学什么双线性插值算法更重要。另外，HDMI输出验证时很多人栽在跨时钟域上，建议先用ILA抓一下tready/tvalid的时序，确定axi4-stream总线没丢数据再上板。你目前是打算用纯PL做拼接，还是想用PS端的ARM做控制兼部分运算？两种路线的调试难度差很多。

三天拿国一？大概率只是最后三天在调参数，前面三个月都在修FIFO溢出的坑。多路同步用异步FIFO加VSYNC复位就行，别搞整帧缓存，BRAM会爆。评委真正关心的是60fps下画面有没有撕裂，资源用了多少，创新点排最后。先跑通单路HDMI输出再说拼接吧，否则全是白费劲。

说实话三天做完还能拿国一，要么是学长提前把IP核调通了，要么就是项目在往届基础上改的。你如果真从零开始写RTL，光MIPI输入和HDMI输出的时序对齐就能卡你一周。

核心思路其实就一句话：用AXI4-Stream流水线把数据流串起来，不要在中间加多余的握手逻辑。具体做法是：摄像头进来先过MIPI转AXI4-Stream的桥接IP，然后接一个异步FIFO做时钟域同步，这里有个坑——FIFO深度不要贪大，够存两行像素就行，否则BRAM吃紧。拼接部分用双线性插值，但不要实时算坐标，提前在PC上把映射表算好存成coe文件，烧进BRAM当ROM用，这样DSP48E一个都不用，资源瞬间省下来。输出直接用Xilinx的Video Timing Controller加HDMI TX IP，省得自己写时序状态机。

评委其实没那么看重你创新点有多炫，他们更在意系统能不能稳定跑60fps、画面有没有撕裂、资源占用率有没有超70%。很多队功能做出来了，但LUT用到95%，评委一看就知道没优化过。

建议你现在先别想拼接的事，先把单路HDMI输出在Zynq上跑通，熟悉一下Vivado里添加IP核的流程，这一步过关了，后面的事至少省一半时间。你目前手头有开发板吗？还是准备现买？