2026年，FPGA工程师转行做数字IC设计，需要重点补哪些知识？有没有推荐的实战项目？

你列的那些方向——DC综合、时序约束、DFT、低功耗——确实是数字IC设计岗的核心，但不用一下子全学。FPGA转IC最关键的短板往往是「工艺意识」：你得习惯用DC跑综合时看.lib和.db库，理解综合后的netlist跟FPGA里LUT/DFF的直接映射完全不同。建议先拿一个RISC-V核（比如VexRiscv或Picorv32）跑一遍从RTL到网表的完整流程，重点练时序约束和STA脚本，项目能写进简历。其他像DFT和低功耗，面试时能说出基本概念和流程就行，不用每个都做过项目。你之前用Zynq做图像处理，其实AHB/AXI总线的接口经验很值钱，可以试着把之前项目里的图像处理IP包装成AXI Slave，补一个总线控制器设计。另外你投了没回音，简历上有没有突出「流片经验」或「综合后仿真」这些关键词？很多HR筛简历直接看这些。

我见过好几个FPGA转IC的，最常犯的错是把FPGA的「时序约束」直接当STA来写。你在Vivado里设set_max_delay，那是给布局布线器看的；到了IC设计，STA用的是PrimeTime对综合后网表做sign-off检查，约束写法、时序例外（比如false_path、multicycle_path）的语义都有区别。建议你拿一个开源RISC-V核，比如SweRV EH1或CVA6，完整跑一遍DC综合加PrimeTime STA的流程。重点不是跑通，而是理解为什么同一段RTL在FPGA上能跑200MHz，到了综合后网表可能连100MHz都难——因为FPGA的LUT和布线资源是固定的，而标准单元库的延迟模型更敏感。这个项目能让你写出「基于SMIC 55nm库完成RISC-V核综合，面积XX，最高频率XX」这样的简历条目，比泛泛写「熟悉DC」有用得多。至于DFT和低功耗，如果你应聘的不是专门的DFT或功耗工程师岗，面试官通常只问概念层级：比如scan chain插入会怎么影响面积、clock gating的基本实现方式。你可以用Tessent或Synopsys DFT Compiler在同一个核上跑个scan insertion demo，不用做到ATE测试向量生成那步。另外，你提到投了没回音——检查一下简历里有没有写「参与过流片」或至少「完成过综合后仿真」。芯片公司招转行者最担心的是没接触过tape-out流程，哪怕你在学校或公司用MPW跑过一次，都能拉开差距。你手头有没有机会接触到流片项目？没有的话，可以试试用IHP或SkyWater的开源PDK跑一个完整的RTL-to-GDS流程，虽然不真实流片，但简历上可以写「基于开源PDK完成数字后端设计」。

补知识这块，我建议你先拿一张芯片设计流程的图贴墙上，把每个工具对应的输入输出标清楚。FPGA工程师最熟悉的RTL仿真和验证只是最前端，而DC综合、Formality形式验证、PrimeTime STA、DFT插入、后端布局布线这些环节，你不需要全都精通，但得知道每个环节的输入是什么、输出给谁、常见问题怎么排查。比如综合时出现setup violation，你至少能判断是约束写得太紧还是代码风格导致路径太长。实战项目方面，除了RISC-V核，你也可以考虑做一个AHB-to-APB桥接器或者AXI interconnect，这类总线控制器IP是芯片公司常考的设计题。做的时候刻意加上clock gating和低功耗的demo，比如用DC的power compiler跑一下功耗分析，这样简历上就能写「具备低功耗设计意识」。一个小提醒：不要花太多时间在DFT上，除非你目标岗位明确要求。很多FPGA转IC的人上来就啃DFT，结果面试时发现面试官更关心你能不能把综合后的网表在PrimeTime里跑出干净的timing report。你目前有在学STA的脚本语言吗？比如Tcl写约束文件或report分析命令，这个熟练度比背概念重要。另外，你投简历的公司类型也可以调整——优先投有FPGA原型验证团队的芯片公司，他们更愿意招有FPGA经验的人，你转过去的过渡期会更短。