今年FPGA大赛我们组选了实时AI语音降噪题目，用的安路FPGA，模型是RNN结构，DSP资源直接爆了。导师说可以用时分复用和乘法器共享来优化，但我不知道怎么在Verilog里具体实现。比如一个乘法器在多个时钟周期里分时计算不同层的权重乘法，控制和数据路径怎么设计？还有共享乘法器时怎么避免数据冲突和流水线停顿？求做过类似优化的同学给个具体思路，最好有伪代码或关键模块的Verilog框架，急！
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