2026年FPGA校招，面试官问Verilog实现AXI4-Stream实时视频缩放，双线性插值行缓冲深度怎么推导？边界像素用什么策略处理？

行缓冲深度取输入行数还是输出行数，关键看插值核需要的参考行范围。双线性插值需要上下各一行，所以你推导时画个图：输入行i要映射到输出行j，插值核会用到i和i+1行，再考虑缩放比例最大时需要的偏移，深度 = 输入行数 + 2就够。边界用镜像复制，补零会引入黑边，面试官一眼看出你没做过图像处理。

这个问题其实挺经典的，面试官问的是你对数据流和插值本质的理解，不是背公式。先说推导：双线性插值时，输出像素由输入4个像素加权平均得到，这4个像素分布在两行中。你拿输入1080P、输出720P举例，缩放因子是0.667，意味着输出行j对应的输入行i = j 0.667，但i不一定是整数，你需要i和i+1两行数据。如果缩放比例小于1（缩小），你可能需要更多输入行才能覆盖所有输出行？其实不用，因为行缓冲是为了缓存输入行，让插值器能同时访问相邻两行。深度取输入行数+2，是因为插值核需要上下各一个参考行，加上当前行一共3行？不对，双线性只取两行，但为了流水线切换，通常缓存输入行数再加1或2，具体看你的插值方向是从输入行映射到输出行还是反过来。常见做法是取输入行数+1，因为输出行可能对应输入行的非整数位置，需要多一行来保证边界覆盖。边界像素处理：镜像复制是最稳妥的，因为图像边缘附近的像素用镜像可以保持纹理连续性，伪影比补零少得多。补零在边缘会产生渐变黑框，视频缩放里特别明显，面试官可能会追问你为什么不选补零，你可以从PSNR或主观视觉角度解释。另外，时序约束方面，你得考虑行缓冲的读写时钟域，AXI4-Stream通常有valid/ready握手，行缓冲深度还要考虑反压时的背压溢出，所以实际设计里深度会再加几行做FIFO弹性。你准备代码框架时，可以写一个行缓存模块，用BRAM实现双口RAM，写地址由输入行计数控制，读地址由插值坐标生成，再配合一个状态机处理边界像素。面试官如果让你手撕，重点看你能不能画出数据流图，而不是默写代码。你现在的仿真环境用的是Vivado还是Modelsim？

简单说下我的理解。行缓冲深度不是死记硬背输入加几行，而是画个时序图：输入行不断写入，插值器从缓冲里读相邻两行。当缩放比例小于1时，输出像素比输入像素少，但插值核需要输入行i和i+1，如果输入行数少，深度设成输入行数+2就能保证任何时候都能读到两行。边界像素我推荐镜像复制，因为视频缩放里边缘像素会被裁切或拉伸，镜像不会引入额外黑色数据，影响后续显示。面试官要是问起，你就说补零会降低边缘区域的有效像素利用率，尤其在边缘检测等后续处理中会引入误差。

行缓冲深度别死记输入行数+几，核心是画个时间轴。你1080P输入到720P输出，缩放因子0.667，输出第j行对应输入第j0.667行，插值需要i和i+1两行。当j从0走到719，i最大值约479，所以至少需要480行缓冲才能保证任何时候都能读到两行。边界我推荐镜像复制，因为补零会让边缘像素突然变暗，后续如果接边缘检测或者显示，黑边会引入虚假梯度。面试官问起来，你先画时序图再给公式，比直接背结论稳得多。你实际用过哪个视频接口做缩放？

我觉得面试官更想听你讲清楚缓存和插值器的配合，不是背数字。双线性插值需要两行数据同时有效，行缓冲深度取决于缩放方向：如果输出行映射到输入行（正向映射），输入行数+1就够，因为输出第0行可能落在输入第0行和第1行之间，缓存里始终保留相邻两行；如果反向映射（常见做法），深度取输出行数+1，因为输出行数少，缓存能省点资源。但1080P到720P，输出行数720小于输入行数1080，用输出行数+1=721行，比输入行数+2=1082行省一半BRAM。边界我偏向复制最近像素，镜像在FPGA里实现简单，只需判断坐标是否出界然后翻转低位地址。补零有个坑：如果缩放后边缘有半像素插值，补零点会拉低亮度，面试官追问时你提这个能加分。你打算用哪家FPGA做这个？BRAM容量不一样，深度取舍也不同。

推导行缓冲深度前，建议你先想清楚一个问题：你的插值器是流水线架构还是状态机架构。面试官问这个，大概率是在考察你对实时视频流时序的理解，不是纯数学。AXI4-Stream视频缩放，数据是一行一行连续来的，行缓冲本质是FIFO或者Shift Register，目的是把输入行延迟，让插值器在同一时钟周期内拿到相邻两行的像素。双线性插值需要上下两行各两个像素，所以至少两行缓冲。但深度为什么不是2？因为缩放比例小于1时，输出行对应的输入行位置是浮动的，比如1080P缩到720P，输出第600行对应输入第400行，但输出第601行对应输入第400.67行，此时输入第400行和第401行都在缓冲里，没问题。但输出第0行对应输入第0行，插值器需要第0行和第1行，所以缓冲里一开始就要有第0行和第1行。输入行逐行流入，缓冲深度必须能覆盖从当前输入行到最远参考行的距离。最坏情况是输出行映射到接近最后一行时，参考行需要输入最后两行，但输入数据流已经结束，所以深度=输入行数+1或2，取决于你处理边界的方式。我建议你推导时画一个二维坐标图，横轴输入行号，纵轴输出行号，画出缩放直线，然后找最大行偏移量。边界处理上，镜像复制比补零更适合视频缩放，因为补零会引入不连续的边缘，而镜像保持了纹理的连续性，后续如果接帧率转换或者色彩校正，镜像不会产生突然的跳变。面试官如果问你BRAM资源估算，你就要把深度换算成位宽乘以深度再除以36K，算算用几个块。你目前对Xilinx的BRAM配置方式熟悉吗？不同的奇偶校验配置会影响实际可用深度。

平时做视频缩放，行缓冲深度其实是个流水线时序问题，不是纯数学。你拿1080P缩到720P，缩放因子0.667，双线性插值需要上下两行同时有效。我习惯画个输入行时间轴，输出第j行对应输入第j0.667行，取整后需要i和i+1两行。当j从0走到719，i最大值约479，所以至少需要480行缓冲才能覆盖所有输出行。但如果你用的是正向映射（从输入行算输出行），深度取输入行数+2更保险，因为输入行可能被多个输出行反复引用。边界像素我推荐镜像复制，补零在边缘会突然拉暗画面，后续接显示或检测都会出问题。面试官问起来，你先画时序图再给公式，比直接背结论稳得多。你实际用过哪个视频接口做缩放？是AXI4-Stream还是单独的VDMA？

推导行缓冲深度，我建议你从插值器的流水线时序入手，别死记公式。双线性插值需要当前行i和下一行i+1的数据，但输入是逐行连续到达的，所以行缓冲本质上是个滑动窗口。假设输入1080行、输出720行，缩放因子0.667，输出第0行对应输入第0行，插值器需要第0行和第1行；输出第1行对应输入第0.667行，需要第0行和第1行；输出第2行对应输入第1.333行，需要第1行和第2行。你会发现，当输出行数小于输入行数时，所需的最大行缓冲深度等于输出行数+1，即721行，因为输出第719行对应输入第479.667行，你最多需要从第479行到第720行的数据，一共721行。但如果你用正向映射（输入行驱动输出行），深度得取输入行数+2，因为输入第0行可能被多个输出行引用，你需要缓存足够多的输入行来覆盖所有输出请求。两种映射方式对应的BRAM消耗差很多，面试官更想听你分析这个取舍。边界处理我倾向镜像复制，因为补零会让边缘像素突然变暗，在缩放后的图像边缘产生一条黑线；而镜像复制通过翻转地址实现，FPGA里只需判断坐标是否越界然后取反低位地址，不增加额外BRAM。你写代码时注意，行缓冲的写使能要跟输入行的valid信号同步，读地址由插值器的行计数器生成，跨时钟域的话还得加异步FIFO。面试官如果追问缩放比大于1的情况，你就说深度取输入行数+2依然成立，但边界像素需要额外处理插值核越界的问题。你手头有现成的仿真波形图吗？可以贴出来一起看看时序对齐的问题。