2026年FPGA校招，海思面试官让我手撕Verilog实现AXI4-Stream实时视频拼接，多路输入帧对齐怎么设计才能不漏帧？

面试官问这个其实是想看你有没有处理异步时钟域的实际经验。两路1080P60帧率即使标称一样，实际晶振偏差也会导致帧边界慢慢错开。别想着靠VSync硬对齐，那会丢帧。老老实实用双口RAM或FIFO做乒乓缓存，深度至少两帧，读出时用一个主时钟统一控制，再插入帧起始标记。漏不掉帧的。你现场画个读指针跨时钟域同步的结构，比背代码有用。

个人觉得你被帧对齐这个说法绕进去了。多路拼接真正要保证的是输出端不出现撕裂或重复帧，而不是输入帧的VSync必须同时到达。常见做法是每路进来先写进自己的异步FIFO，FIFO深度按最坏情况算——两路最大帧间隔差大概在一帧以内，所以两帧深度够用。读出侧用一个全局帧计数器，每次检测到某路FIFO里已经有完整一帧数据时，就等所有路的帧起始标记都到了再统一启动输出。这样不管输入帧率差多少，输出总是以最慢的那路为基准，不会漏帧。你可以在仿真里故意让两路VSync错开半个帧周期，看FIFO空满标志的变化来验证。另外提一句，AXI4-Stream的TUSER信号可以打帧起始和行起始标记，省掉额外握手逻辑。

我看很多应届生一上来就写FIFO例化代码，其实面试官更想听你讲清楚两个坑。第一个坑：异步FIFO的读时钟域同步写指针时，格雷码转换会引入两拍延迟，如果你把帧对齐判断逻辑放在同步后的指针上，要注意这个延迟可能导致你误判帧边界，解决方法是在写侧就预打一个帧起始脉冲，等这个脉冲同步到读侧后再触发对齐。第二个坑：两路输入即使都是1080P60，不同源的情况下帧周期可能差几十个纳秒，长时间运行下来偏移会累积到好几帧，所以只靠固定深度FIFO不够保险，最好在输出端加一个帧丢弃或重复机制——比如检测到某路FIFO快要写满时，主动丢掉当前写入的半帧数据，让FIFO水位降下来。这个策略面试官很吃，说明你考虑了实际芯片的鲁棒性。代码框架上，我习惯把每路写成一个独立的receiver模块，输出统一的帧起始和行号，顶层用一个arbiter按行号拼接，最后用AXI4-Stream的TLAST标记行尾。仿真波形图你可以用Vivado的Integrated Logic Analyzer抓实际板子上的TUSER和TREADY，比单纯RTL仿真更有说服力。你目前是在准备笔试还是已经进面了？如果进面了可以多准备一些关于带宽计算的内容，比如1080P60每路像素时钟大概148.5MHz，两路拼接后输出带宽翻倍，AXI4-Stream的TREADY反压逻辑怎么设计才能不丢数据，这个也是高频考点。

面试官让你手撕代码，重点不是看你能不能写出完整的多路拼接，而是想听你讲清楚异步FIFO的深度怎么定。两路1080P60，帧率差几十纳秒听起来很小，但运行一小时偏移可能累积到好几帧，所以固定两帧深度只能兜住短期抖动，长期来看你得在软件或硬件上做帧丢弃或重复。我建议你画个状态机，每路FIFO快满时主动丢掉半帧，水位降下来再继续写，这样深度选一帧半就够了。另外AXI4-Stream的TLAST信号别漏，拼完一行就拉高，否则下游会卡死。你目前是做仿真验证还是已经在板级调过了？

我一直觉得「不漏帧」这个说法容易把人带偏。真正的视频拼接系统，允许丢帧——只要丢得可控、不撕裂画面就行。面试官实际想考察的是你对背压和帧边界的处理能力。给你个具体的设计骨架：每路输入先用一个独立的receiver模块把VSync、HSync、DE信号打包成AXI4-Stream，同时把帧序号和行号写入一个side-channel寄存器。数据进异步FIFO之前，额外打一个帧起始脉冲，这个脉冲经过格雷码同步到主时钟域后，作为全局帧对齐的基准。主时钟域里放一个帧计数器，检测到所有路的帧起始脉冲都到达后，才允许读出数据并拼接。这里有个坑：同步后的帧起始脉冲有两拍延迟，如果你等所有脉冲都到了再读，第一帧数据已经有一部分被写进FIFO了，所以读使能要提前拉高，或者用预读方式把FIFO里的数据先缓存一拍。FIFO深度我建议选两帧，不是因为偏移会累积到两帧，而是因为1080P60一帧约16.67ms，两帧深度能容忍最坏情况下两路帧边界完全错开一个完整帧周期。如果面试官追问鲁棒性，你可以提一嘴在输出端加一个帧计数器，检测到某路连续几帧都缺少起始脉冲时，直接复制上一帧的对应行数据填充，防止黑屏。这个思路比单纯堆FIFO深度更体现工程经验。你仿真时有没有刻意让两路VSync以不同频率抖动过？

换个角度看，面试官让你手撕这个题，可能是在试探你对AXI4-Stream握手协议的理解深度。多路拼接核心不是FIFO本身，而是怎么在TREADY反压时保证帧完整性。我的做法是每路FIFO读出口加一个hold寄存器，当主时钟域TREADY拉低时，hold寄存器锁住当前数据，同时暂停该路的读指针递增，这样不会因为反压导致某路少读一个像素。帧对齐方面，别用VSync直接做全局复位——两路VSync可能差几百个周期，复位会导致FIFO读指针清零丢数据。正确做法是用帧计数器判断：每检测到一路VSync就加1，等计数值等于路数时拉高对齐使能，之后所有路按统一的行计数器输出。另外提醒一句，AXI4-Stream的TKEEP和TSTRB在视频数据里一般不用，但如果你要拼接YUV422格式，TKEEP可以用来标记像素边界，省掉额外解析逻辑。你现在的仿真环境是直接给测试向量还是用VIP驱动AXI接口的？

其实面试官问多路拼接，核心不是看你能不能写出完整的工程代码，而是想听你讲清楚异步FIFO的深度怎么定、帧对齐的触发条件怎么设计。你提到双缓冲或乒乓FIFO，这思路没问题，但有一个容易被忽略的风险：两路输入即使都是1080P60，晶振偏差会导致帧周期差几十纳秒，运行一小时偏移可能累积到好几帧。固定两帧深度只能兜住短期抖动，长期来看你得在输出端加一个帧丢弃或重复机制——比如检测到某路FIFO水位超过一帧半时，主动丢掉当前写入的半帧数据，让水位降下来再继续写。这样FIFO深度选一帧半就够了，省资源。另外，别用VSync直接做全局复位，两路VSync可能差几百个周期，复位会导致FIFO读指针清零丢数据。正确做法是用帧计数器：每检测到一路VSync就加1，等计数值等于路数时拉高对齐使能，之后所有路按统一的行计数器输出。你目前是做仿真验证还是已经在板级调过了？

我建议你把思路倒过来想：不要纠结于怎么让输入帧对齐，而是保证输出端不出现撕裂或重复帧。具体做法是每路输入先写进自己的异步FIFO，FIFO深度按最坏情况算，比如两路最大帧间隔差大概在一帧以内，所以两帧深度够用。读出侧用一个全局帧计数器，每次检测到某路FIFO里已经有完整一帧数据时，就等所有路的帧起始标记都到了再统一启动输出。这样不管输入帧率差多少，输出总是以最慢的那路为基准，不会漏帧。这里有个关键点：AXI4-Stream的TLAST信号别漏，拼完一行就拉高，否则下游会卡死。另外，帧对齐判断逻辑放在同步后的指针上时，要注意格雷码转换引入的两拍延迟，可能导致你误判帧边界。解决方法是在写侧就预打一个帧起始脉冲，等这个脉冲同步到读侧后再触发对齐。面试官很吃这个细节，说明你考虑了实际芯片的鲁棒性。代码框架上，我习惯把每路写成一个独立的receiver模块，输出统一的帧起始和行号，顶层用一个arbitrator轮流读各FIFO的数据，拼成一行后发出TLAST。你可以先在仿真里故意让两路VSync错开半个帧周期，看FIFO空满标志的变化来验证思路对不对。

面试官让你手撕这个，其实重点不是看你能不能写出一个完整的拼接模块，而是想听你讲清楚异步FIFO深度怎么定、帧对齐条件怎么触发。你提到双缓冲或乒乓FIFO，这思路没错，但有一个容易被忽略的风险：两路1080P60即使都标称60fps，晶振偏差会导致帧周期差几十纳秒，运行一小时偏移可能累积到好几帧。固定两帧深度只能兜住短期抖动，长期来看你得在输出端加一个帧丢弃或重复机制——比如检测到某路FIFO水位超过一帧半时，主动丢掉当前写入的半帧数据，让水位降下来再继续写。这样FIFO深度选一帧半就够了，省资源。另外，别用VSync直接做全局复位，两路VSync可能差几百个周期，复位会导致FIFO读指针清零丢数据。正确做法是用帧计数器：每检测到一路VSync就加1，等计数值等于路数时拉高对齐使能，之后所有路按统一的行计数器输出。你目前是在做仿真验证还是已经在板级调过了？

我建议你把思路倒过来想：不要纠结于怎么让输入帧对齐，而是保证输出端不出现撕裂或重复帧。具体做法是每路输入先写进自己的异步FIFO，FIFO深度按最坏情况算，比如两路最大帧间隔差大概在一帧以内，所以两帧深度够用。读出侧用一个全局帧计数器，每次检测到某路FIFO里已经有完整一帧数据时，就等所有路的帧起始标记都到了再统一启动输出。这样不管输入帧率差多少，输出总是以最慢的那路为基准，不会漏帧。这里有个关键点：AXI4-Stream的TLAST信号别漏，拼完一行就拉高，否则下游会卡死。另外，帧对齐判断逻辑放在同步后的指针上时，要注意格雷码转换引入的两拍延迟，可能导致你误判帧边界。解决方法是在写侧就预打一个帧起始脉冲，等这个脉冲同步到读侧后再触发对齐。面试官很吃这个细节，说明你考虑了实际芯片的鲁棒性。代码框架上，我习惯把每路写成一个独立的receiver模块，输出统一的帧起始和行号，顶层用一个仲裁器按行拼接数据。仿真时故意让两路VSync错开半个帧周期，看FIFO空满标志的变化来验证。你写代码时可以用两个计数器分别跟踪每路已写入的行数和已读出的行数，一旦差值超过阈值就触发丢弃逻辑。追问一句：你准备用Xilinx的原语例化异步FIFO，还是自己写双口RAM加格雷码同步？