2026年FPGA校招，面试官问手撕Verilog实现AXI4-Stream实时中值滤波，3x3窗口排序网络怎么设计最省LUT？求具体代码框架

说实话校招手撕代码能让你现场搭完整排序网络的很少，多数是考你思路和关键片段。3×3中值滤波最省LUT的办法是分两步走：先把三行数据同时打拍，然后对每一行三个数做三输入排序，最后对三行的中间值再做一次三输入排序。每个三输入排序可以用三个比较器加三个MUX搭，不用冒泡，这样总共九组比较器，流水线三级就能出结果。综合下来大概200个LUT出头，寄存器也就一百多个，4K60帧的像素时钟大概600MHz，你算一下三级流水线完全够。代码框架上，建议先写好一个三输入排序模块，例化四次就完事。追问一句：你准备用纯Verilog还是SystemVerilog？SV的接口封装会方便很多。

如果想省LUT，其实还有个思路——用查找表实现三输入比较。对于0～255的8bit灰度像素，三输入比较结果只有6种排列，可以用一个256×6的LUT把输入映射成排序后的三个值。但这样每个像素要映射三次，LUT消耗反而更大，除非你对资源极度抠门或者要用BRAM替代。我个人更推荐用并行比较器加流水线，也就是把每一行的三个数同时两两比较，然后用组合逻辑选出中间值。这样每行只需要三个比较器，比冒泡排序网络少一半多。注意一点，校招面试官通常不会让你写完整代码，而是看你能否把排序网络画成框图，再写出关键的比较赋值语句。你可以提前准备好一个三输入排序模块的模板，现场直接例化。资源方面，Xilinx 7系器件上大概250个LUT和180个寄存器，时序余量在200MHz以内没问题。你目前用的开发板是哪个型号？不同系列的LUT结构会影响最终消耗。

刚好前阵子帮师弟调过这个，踩了不少坑，说点实际的。校招现场手撕Verilog，面试官最看重的是你能不能把「并行比较器+流水线」的时序讲清楚，而不是背代码。3×3中值滤波的排序网络，最优设计其实是一个三级流水线的全比较网络，不需要任何排序算法。具体做法：第一级，对每一行的三个像素做三输入排序，产生每行的min、mid、max；第二级，把三行的min、mid、max分别对齐到同一拍，然后对三个min做三输入排序得到min_of_mins，对三个mid做三输入排序得到mid_of_mids，对三个max做三输入排序得到max_of_maxs；第三级，对min_of_mins、mid_of_mids、max_of_maxs再做一次三输入排序，中间值就是最终结果。这个结构总共12个三输入排序模块，但每个模块内部只有3个比较器加一点点组合逻辑，所以整个网络大约消耗250-300个LUT和150-200个寄存器。4K60帧的行像素约3840个，有效像素时钟大概600MHz，而你的三级流水线每级只有一到两级LUT深度，配合合理的时钟约束，跑200-300MHz完全够用，通过乒乓操作或双端口RAM做行缓存，整体时序是没问题的。常见误区有两个：一是有人试图用双调排序或奇偶归并排序，那些是给大数据量用的，3×3用它们纯属杀鸡用牛刀；二是有人把三输入排序写成嵌套if-else，综合出来会多出一倍LUT，因为综合器会推断出优先级编码器。正确的写法是用三个并行always块或者三个连续赋值语句，让综合器自由优化。你目前是准备面哪类公司？如果是通信或图像领域的，面试官可能还会追问窗口边界的处理，建议提前想好怎么用padding或复制边缘像素。另外代码框架上，建议把三输入排序封装成module，端口用参数化位宽，这样例化时改一下参数就能扩展到5×5窗口，面试时能展现出你的可扩展设计思维。

说个很多校招贴没提的点：AXI4-Stream接口的ready/valid握手时序才是真正的坑。你排序网络跑到了200MHz，结果上游tready没拉对导致气泡，实际帧率掉一半。建议先搭一个简单的axis_slave模块，把三行数据缓存对齐到同一拍，再进排序网络。排序网络本身用并行比较器加三级流水线，每级只做三输入排序——第一级行内排序，第二级列方向取min/mid/max，第三级取中间值。LUT消耗大概在250左右，寄存器200出头，7系列器件上跑150MHz就能稳吃4K60的148.5MHz像素时钟。代码框架上，你可以把三输入排序模块写成两个always块：一个组合逻辑做两两比较，另一个时序逻辑打一拍输出。面试官如果追问资源优化，可以提一句「如果BRAM有富余，可以把三输入比较结果做成256×6的查找表映射，但8bit灰度下LUT比BRAM划算」。你目前是在准备手撕代码环节，还是已经在做项目了？

校招手撕中值滤波，最省事的做法不是自己写排序网络，而是直接用Xilinx的HLS或者Vivado的Video IP库。但面试官肯定不让你用黑盒，所以你得自己搭一个三输入比较器模块。核心就一句话：三个数两两比较，取中间值只需要三个比较器和三个MUX，不用任何排序算法。每行三个数做一次，得到每行的min/mid/max；然后对三行的mid再做一次，就出结果。代码量很小，综合后LUT大概200出头。追问一句：你准备用纯Verilog还是SystemVerilog？SV的interface封装axis握手会省很多重复代码。

面试官考这个其实不是真要你写几百行排序网络，他更想听你说「用三输入比较器搭并行流水线，每级只做三个数的min/mid/max，三级就出结果」。能把框图画清楚、写出核心比较赋值语句就行。LUT大概200出头，4K60的像素时钟150MHz足够。你准备用纯Verilog还是SV？

说个容易踩的坑：你排序网络写得再漂亮，如果AXI4-Stream的ready/valid握手时序没处理好，上游数据没对齐到同一拍，结果全是错的。建议先搭一个axis_slave模块，用双口BRAM或FIFO把三行数据缓存对齐，再送进排序网络。排序网络本身用三级流水线：第一级对每行三个像素做三输入比较，输出每行的min/mid/max；第二级对三行的min做三输入比较得全局min，对三行的mid做三输入比较得全局mid，对三行的max得全局max；第三级对这三个结果再做一次三输入比较，mid就是中值。每个三输入比较器只需要三个组合比较器和三个MUX，不用任何排序算法。综合下来LUT大概250左右，寄存器200出头，7系列器件上跑200MHz没压力。代码框架上建议写成两个模块：一个三输入比较器模块（组合逻辑+时序打一拍输出），另一个顶层模块负责例化四次并做流水线控制。追问一句：你目前用的板子是Zynq还是Artix？不同系列的LUT结构对查找表映射效率有影响。

个人感觉最省LUT的做法不是纯排序网络，而是用查找表映射。对于8bit灰度像素，三输入排序只有6种排列，可以预计算一个256×6的LUT，把三个像素值拼成24位地址，直接输出排序后的三个数。但这样每个三输入比较器需要消耗一个BRAM或分布式RAM，整体LUT反而可能更多，除非你BRAM富余而LUT紧张。一般校招场景下，面试官更认可并行比较器加流水线的思路，因为你能把时序讲清楚。代码框架很简单：先写一个三输入排序函数（组合逻辑），然后在顶层用三级流水线例化四次。资源方面，Xilinx 7系上大约200个LUT和150个寄存器，4K60帧的像素时钟148.5MHz绰绰有余。你学校实验室常用的板子是哪个型号？不同器件对时序约束的要求不太一样。

说实话，你问「最省LUT」的时候，我猜面试官真正想听的不是你怎么把代码压到极致，而是你懂不懂「流水线并行比较器」为什么比冒泡排序省资源。冒泡排序网络里每个比较器都会产生新的逻辑路径，级联多了LUT和延时都失控；而三输入比较器本质上只做两两比较加MUX选通，每个比较器都是独立的组合逻辑，可以打拍切流水。你的代码框架可以这样搭：先写一个comb_sorter3模块，输入三个8位像素a、b、c，输出min、mid、max，内部就三句assign：min = (a<=b && a<=c) ? a : (b<=c ? b : c); mid 和 max 类似，但注意别写成嵌套if-else，否则综合器可能推断出优先级编码器。然后在顶层例化4个comb_sorter3，第一级三组分别处理三行的三个像素，第二级一组处理三行的mid。注意，第二级的输入需要先打一拍对齐，因为第一级的三个输出不是同时到达的。这样整体流水线只有两级组合加一级寄存器输出，4K60的148.5MHz像素时钟完全够用，7系列上LUT大概220个左右，寄存器不到180。另外，面试官可能会追问：为什么取三行的mid再排序就能得到全局中值？你得说清楚——3×3窗口里中值一定在每行中值构成的集合里，因为每行的最小和最大已经被排除。这个性质比直接9个数排序省了2/3的比较器。如果你真想用查找表省LUT，得结合BRAM，因为8位地址的LUT需要256×9，一个三输入比较器就要3个LUT6，不如组合逻辑划算。你实验室用的板子是Zynq还是Artix？不同系列的LUT6结构会影响最终资源估算，如果板子上还有DSP48没用，也可以考虑用DSP做比较加MUX，但校招一般不推荐这种骚操作。

3×3中值滤波最省LUT的做法就是三个比较器一组，每行先取中值，三行的中值再取一次中值，总共4组三输入比较器。别写冒泡，别用查找表，代码20行搞定。你问的AXI4-Stream时序，记得把tready和tvalid打一拍对齐再进排序网络，否则数据错位。