2026年FPGA校招，海思面试官问Verilog实现AXI4-Stream实时图像去噪，中值滤波的排序网络怎么用流水线优化时序？求具体代码和资源对比

今年海思FPGA校招面试，面试官让我手撕Verilog实现一个基于AXI4-Stream的实时图像去噪模块，要求用中值滤波处理3×3窗口。我大概知道排序网络可以用冒泡排序或并行比较，但面试官追问怎么用流水线优化时序，确保在4K60帧下不丢帧且资源最省。我答得不太清楚，想请教各位大佬，具体排序网络的流水线深度怎么设计？用查找表还是寄存器实现比较器更省资源？求一个完整的Verilog代码框架和资源对比分析。