2026年FPGA校招，海思面试官问手撕Verilog实现AXI4-Stream实时视频拼接，多路输入帧对齐怎么设计才能不漏帧？

这个问题其实核心就两点：一是多路输入帧对齐的同步机制，二是流水线深度设计保证不丢帧。我在公司做过类似的项目，给你个思路。帧对齐不能单纯靠帧同步信号握手，因为多路视频源可能来自不同时钟域，直接用fifo缓存整帧代价太大。常见做法是：每路输入先用一个小的异步fifo做跨时钟域处理，只缓存一行数据量，然后用一个中心状态机检测所有路的帧起始信号。检测到所有路的帧起始都在同一行窗口内出现时，才允许读出第一行数据并启动拼接状态机。这样流水线深度就是行缓存深度加一两个拍的处理延迟，不会堆整帧。

面试官追问的跨时钟域传递，重点在于不要把帧同步信号直接打拍，而是用格雷码或者握手协议传递一个有效标志。我建议你写一个参数化的异步fifo模块，专门处理每路的帧起始和帧结束信号，深度设成4就够，因为只是跨时钟域同步不是数据缓存。时序约束方面，主要约束异步fifo的跨时钟域路径为false path，然后对输出端的视频数据总线约束set_max_delay。

代码框架的话，核心模块大概分三层：顶层拼接控制器、多路行缓冲组、输出axi4-stream生成器。行缓冲用双端口ram实现，深度设为图像宽度，每路各一个。拼接控制器轮询读取各路行缓冲的数据，按拼接顺序写入输出fifo。注意一点：输出fifo深度要能容纳至少两行数据，防止后端反压时丢数据。你下次面试可以把这些说出来，面试官应该会觉得你有工程经验。你问的是海思，一般面试官对axi4-stream的tready/tvalid握手机制很敏感，你提到输出fifo用almost full标志提前反压，会加分。

最后追问一句：你目前有实际跑过仿真验证吗？比如用vivado的axi4-stream vip来模拟多路输入？这个能帮你快速验证对齐逻辑的边界情况。

我建议你换个思路：不要现场写完整代码，而是先画一个多路帧对齐的时序图给面试官看。画清楚三路视频的vsync、hsync、de信号怎么在不同时钟域下对齐，再说明你的策略是每路用一个行缓存加一个跨时钟域fifo，然后用一个仲裁状态机控制读出顺序。面试官最关心的不是你的verilog语法多漂亮，而是你能不能把流水线深度算清楚。你算给他看：行缓存深度 = 图像宽度，异步fifo深度 = 4，输出拼接fifo深度 = 2图像宽度，这样总延迟不到两行时间。最后提一句用vivado的xpm_fifo例化异步fifo，他会觉得你熟悉工具链。你之前有在zynq上做过视频处理相关的实验吗？没有的话找个zedboard跑个demo，面试时能聊得更实。

面试官追问流水线深度和跨时钟域，其实说明他已经认可了你写状态机的能力，他想听的是你知不知道代价在哪里。多路视频帧对齐最怕的不是丢帧，而是丢了一帧之后整个拼接画面花掉。我的做法是：每路输入进来之后，先不急着对齐帧起始，而是用一个深度为4的异步FIFO做跨时钟域缓冲，里面只存该路当前的帧有效标志和行号，不存像素数据。然后在中心控制模块里，用一个计数器记录当前已经收到的有效帧起始个数，只有当所有路的起始都在同一个行窗口内出现时，才拉高一个全局对齐信号，通知后面的行缓存开始读出。行缓存的深度要按最大图像宽度算，但注意如果你用的是DDR做帧缓存，那行缓存只是暂存一行用于拼接，深度等于一行像素数就够了，不用整帧。关于时序约束，你面试时可以说：异步FIFO的读写时钟域分别约束为各自的输入时钟，用set_clock_groups -asynchronous处理；而帧同步信号跨时钟域传递时，一定要先打两拍同步再进格雷码计数器，避免亚稳态。最后提一句：如果你能现场画出三路视频的vsync和de信号在时间轴上的关系图，告诉面试官你允许的最大帧偏移是几个时钟周期，他会觉得你有工程直觉。你之前有在Vivado里跑过AXI4-Stream的仿真吗？如果只是写代码没跑过时序，建议找个XAPP视频拼接的参考设计跑一遍。

我自己做视频拼接时踩过一个坑：以为帧对齐就是把所有路的vsync对齐到同一拍，结果发现不同路的帧长不一样，一旦某路少传了一行，整个拼接流水线就死锁。后来改成用行计数器加超时机制：每路维护一个行计数，中心模块检测所有路的行计数是否在同一窗口内递增，如果某路超过两行时间没有新行数据，就强制丢弃当前帧并重新等待对齐。这样虽然偶尔会丢掉一帧，但不会让整个系统卡死。面试时你可以把这个取舍讲出来——可靠性比绝对不丢帧更重要。另外，AXI4-Stream的tready信号一定要处理好，拼接模块的tready要反压到所有输入路的tvalid，否则输入数据会在FIFO里堆积。你写代码时试过用SystemVerilog的interface来组织AXI4-Stream信号吗？那样例化会更清晰。

面试官追问流水线深度和跨时钟域，其实说明他已经认可了你写状态机的能力，他想听的是你知不知道代价在哪里。多路视频帧对齐最怕的不是丢帧，而是丢了一帧之后整个拼接画面花掉。我的做法是：每路输入进来之后，先不急着对齐帧起始，而是用一个深度为4的异步FIFO做跨时钟域缓冲，里面只存该路当前的帧有效标志和行号，不存像素数据。然后在中心控制模块里，用一个计数器记录当前已经收到的有效帧起始个数，只有当所有路的起始都在同一个行窗口内出现时，才拉高一个全局对齐信号，通知后面的行缓存开始读出。行缓存的深度要按最大图像宽度算，但注意如果你用的是DDR做帧缓存，那行缓存只是暂存一行用于拼接，深度等于一行像素数就够了，不用整帧。关于时序约束，你面试时可以说：异步FIFO的读写时钟域分别约束为各自的输入时钟，用set_clock_group -asynchronous来告诉工具这两个时钟域之间不做时序分析。还有一个替代方案是每一路都用一个小ram缓存完整帧头，但那样面积会翻倍，不划算。你之前有在vivado里跑过异步fifo的仿真吗？没有的话可以用xpm_fifo_sync例化一个然后改异步版本，跑个波形看看跨时钟域握手是不是真的不漏数据。

手撕AXI4-Stream实时视频拼接，面试官真正想考察的是你对流水线背压和帧边界判断的理解，不是让你现场写出一个能综合的完整模块。我建议你换个思路：先画一个多路帧对齐的时序图给面试官看。画清楚三路视频的vsync、hsync、de信号怎么在不同时钟域下对齐，再说明你的策略是每路用一个行缓存加一个跨时钟域fifo，然后用一个仲裁状态机控制读出顺序。面试官最关心的不是你的verilog语法多漂亮，而是你能不能把流水线深度算清楚。你算给他看：行缓存深度 = 图像宽度，异步fifo深度 = 4，输出拼接fifo深度 = 2图像宽度，这样总延迟不到两行时间。最后提一句用vivado的xpm_fifo例化异步fifo，他会觉得你熟悉工具链。关于不漏帧的要点，关键在于你读出的节奏要匹配写入最慢的那一路。假设三路视频中有一路帧率是30fps，另外两路是60fps，你不能按照60fps的速率去读30fps那路的缓存，否则它的fifo会读空。正确做法是：全局读出时钟用最慢那路的帧有效信号作为使能，或者用握手协议让每一路输出一个ready信号给中心控制器，只有当所有路都ready时，才允许读出一行数据。这样虽然会引入一个额外的握手拍，但能保证每一路的数据都不会被覆盖或丢失。你之前有在zynq上做过视频处理相关的实验吗？没有的话找个zedboard跑个demo，面试时能聊得更实。

面试官追问跨时钟域，说明他担心你直接用行缓存去接不同时钟源的视频流。其实这里的关键是把帧起始信号和像素数据分开处理：每个输入通道先用一个深度为4的异步FIFO只存帧有效标志和行计数，不存像素；等所有通道的帧起始都在同一个行窗口内出现后，再统一使能行缓存开始读像素。这样行缓存深度按最大图像宽度设计就够了，总延迟不到两行。你写RTL时把异步FIFO例化成XPM_FIFO，面试官会认为你熟悉Xilinx原语。另外，tready反压要连回所有输入路的tvalid，否则数据堆积会丢帧。你之前用Vivado跑过异步FIFO的时序仿真吗？

面试官要的不是一个完美无缺的代码，而是你知不知道代价在哪里。我建议你换个角度：先承认绝对不漏帧在工程上不可能，然后给出一个可容忍丢帧的方案。比如每路输入加一个行计数器，中心模块检测所有路的行计数是否在连续两行时间内都递增，如果某路超时没来新行，就强制丢弃当前帧并重新等待对齐。这样虽然偶尔丢一帧，但系统不会死锁，比硬等导致整条流水线卡死强。至于跨时钟域，别用简单的两级同步器去同步帧同步信号，因为不同时钟域的脉冲宽度不一样容易漏掉。正确做法是把帧起始信号在源时钟域展宽成电平，用握手协议跨过去，再在目标时钟域恢复成脉冲。你写代码时可以把这个展宽-握手-恢复的模块单独拎出来，面试官会觉得你懂同步器设计。还有一点：面试时主动问一下输入视频的分辨率和帧率，因为行缓存深度和FIFO深度都跟这个直接相关，他看你追问需求而不是埋头写代码，印象分会好很多。