2026年FPGA校招笔试题：手撕Verilog实现AXI4-Stream实时图像缩放，双线性插值行缓冲深度怎么算？求具体推导

行缓冲深度直接由插值窗口的行数决定，双线性插值只需要两行原始数据就能算出一个输出行，因为算法是 2×2 邻域加权平均。从 1920×1080 缩到 1280×720，水平缩放因子是 0.6667，垂直也是 0.6667，所以每输出一行只需要在输入行上跳跃读取，但行缓冲依然只存两行当前输入行。不过实际工程里要考虑 AXI4-Stream 的 backpressure 和跨时钟域，建议多存一行做流水线缓冲，也就是 3 行。BRAM 深度用 1920×3，位宽按像素位宽来算。推导核心就一句话：窗口高度减一。你当前用的是什么开发板？BRAM 资源够吗？

这题面试官其实更想看你能不能把缩放比例和缓冲深度脱钩。双线性插值需要两行输入数据才能计算一行输出，所以纯算法上缓冲深度是固定的 2 行，跟缩放比例无关。缩放比例只影响地址生成逻辑——比如垂直方向上你要算输出行对应到输入行的哪个分数位置，然后决定是否要读新的一行。深度推导很简单：每输出一行，输入行指针可能前进 0 到 2 行，所以需要两行窗口。但注意，如果缩放比例小于 0.5，也就是输出比输入小一半以上，每次可能跳过超过一行，这时行缓冲的更新策略要小心，否则容易丢数据。常见误区是以为深度会随缩放比变大，实际上 2 行就够，除非你要做高阶插值。面试时你可以先写 2 行，再提一句为了抗反压可以改成 3 行。另外 BRAM 优化上，1920 像素按 8 位算，两行才 30kb 左右，一个 BRAM18 就能搞定，记得用真双口实现读写分离。你准备用 AXI4-Stream 的 ready/valid 握手怎么处理行缓冲溢出？

别被缩放比例吓到，手撕代码时面试官不会让你现场推导复杂的缩放因子公式，更多是考察你对插值窗口的理解和 BRAM 资源估算。双线性插值的核心是：目标像素由原图中最邻近的 2×2 像素加权得到，所以行缓冲至少要保存当前正在处理的两行原始数据。假设输入宽度 W_in 为 1920，输出宽度 W_out 为 1280，垂直缩放因子 k = W_out / W_in = 2/3。每次计算一个输出行时，输入行索引 i_out k 会落在某个分数位置，比如第 0.666 行，这意味着你需要第 0 行和第 1 行数据；当处理到第 1 个输出行时，i_out=1，对应输入行 0.666，依然只需要第 0 行和第 1 行；直到第 2 个输出行，i_out=2，对应 1.333，这时候需要第 1 行和第 2 行。所以你看到，输入行指针是缓慢滑动的，同一时刻最多只需要两个不同的输入行，行缓冲深度就是 2。推导公式：深度 = 插值窗口高度 – 1 = 2 – 1 = 2 行？不对，窗口高度是 2，深度是 2 行，因为你要同时保留当前行和下一行。更严谨的说法：深度 = 窗口高度，因为你不能预读下一行，必须等数据流进来。实际实现时，建议深度设为 3：两行用于计算，一行作为写缓冲或应对 AXI4-Stream 的 backpressure。BRAM 优化上，1920x8bit 的两行约 3.75KB，用一块 18Kb BRAM 可以配置成 1920x9bit，完全够用，记得用双端口，一个端口写输入流，另一个端口读两行数据。如果面试官追问缩放因子导致行缓冲溢出怎么办——比如垂直缩放因子大于 1（放大）时，每个输出行可能需要从同一行输入重复读取，深度依然是 2，但地址生成逻辑要处理重复读。总结：推导不看缩放比例，只看插值算法阶数。你准备用乒乓结构还是单 FIFO 来实现行缓冲？这个面试常问。

看到你把1920×1080缩到1280×720，垂直缩放因子2/3，很多人第一反应是算输入行索引增量，然后觉得缓冲深度会变化——这是个经典误区。双线性插值的行缓冲深度是固定的：算法只依赖当前输出行对应的2×2邻域，所以最多同时需要两行输入数据。推导过程很简单：你画一个时间图，每输出一行，输入行指针可能移动0到1行（缩小时），也可能跳过整行（放大时），但窗口始终只需要最新两行。唯一要注意的是边界情况，比如缩放因子小于0.5时，输出一行对应输入跳过超过一行，这时如果处理不好行更新时序，可能读到过时的数据。工程上我建议直接存3行，多出来的一行做流水线缓冲对抗AXI反压，代价只是多一个BRAM18，对于1920宽度8bit像素来说，三行才约45kb，大部分7系列或国产FPGA都扛得住。面试官真正想听的是：你能区分算法深度和工程深度，并且知道BRAM位宽如何利用——比如把两行数据拼到一个BRAM的双端口里，省带宽。你现在手头有具体的BRAM规格限制吗？

垂直缩放因子0.6667，每输出一行时输入行指针前进0.6667，所以每处理两三个输出行才需要读入一行新数据。行缓冲只需要2行，因为2×2窗口覆盖了所有分数位置所需的邻居。推导时记住一个关键点：缓冲深度 = ceil(插值窗口高度) – 1 + 1（工程余量），对双线性就是2+1=3行。BRAM优化上，选真双端口BRAM，一个端口写新行，另一个读两行数据，位宽按像素位宽乘以行宽度配置，避免跨时钟域打拍。

行缓冲深度只看插值窗口高度，跟缩放比例没关系。双线性就是2行输入算1行输出，深度 = 窗口行数 = 2。1920×1080缩到1280×720，垂直缩放因子2/3只是让地址生成时跳着读新行，不会改变缓冲行数。你画个时间轴看输出行对应的输入行索引变化就清楚了。

想通这题的关键是把「缓冲深度」和「行指针更新逻辑」拆开看。双线性插值的窗口是2×2，所以算法上永远只需要两行输入数据，跟缩放比例无关。你问1920×1080缩到1280×720，垂直缩放因子2/3，每输出一行时输入行指针前进约0.6667行，但这只决定你什么时候需要读入新行——比如第0个输出行用输入行0.333和1.333，第1个输出行用输入行1.000和2.000，你会发现两行窗口里永远只有最新两行数据。面试时一个常见坑是有人觉得缩放因子小于0.5时需要更多行，其实只要窗口是2×2，最大需求就是两行。工程上我建议用3行，多出来的一行做乒乓缓冲或对抗AXI反压，代价很小：1920x8bitx3行才约46kb，一个BRAM18K拆成双端口就能搞定。推导公式很简单：缓冲深度 = ceil(插值窗口高度) – 1 + 1（流水级安全余量），对双线性就是2+1=3。你当前用的是什么系列的FPGA？BRAM18K还是36K？这会影响你具体怎么配置位宽。

别被缩放比例绕进去了，直接看核心：双线性插值需要2×2邻域，所以行缓冲深度固定为2行。推导时你只要画一个时序图：假设输入行号为0、1、2…，输出行0需要输入行0和1，输出行1需要输入行0和1（因为垂直缩放因子2/3，输出行1对应输入行0.6667），输出行2需要输入行1和2。看到没？最多同时存两行。BRAM优化上，1920宽度配8bit像素，两行刚好塞进一个BRAM18K（深度2048），用真双端口模式一个端口写新行一个端口读两行数据。建议你代码里先写个参数化模块，把缓冲行数和插值窗口解耦，面试官问起来你就能讲清原理和工程取舍了。