2026年了，FPGA工程师做AI加速，只会写RTL不会用HLS，是不是很快会被HLS和AI编译器淘汰？

先说结论：不会立刻被淘汰，但会慢慢被挤到更窄的岗位里。HLS和Vitis AI解决的是算法到硬件映射的'最后一公里'，可这一公里恰恰是最容易出问题的地方。算法同事用HLS跑通demo很容易，但遇到资源利用率上不去、时序收敛不了、存储带宽瓶颈这些事，他们大概率会回头找你。你真正的护城河不是会写Verilog，而是知道一个乘法器在UltraScale+上到底占几个LUT、为什么流水线要插在这级、DDR带宽怎么分配才不浪费。这些经验HLS给不了你。建议你花两周把HLS的基本流程跑通，不是为了写代码，而是为了能看懂算法同事的C代码在综合后变成了什么结构，这样开会时你能指出'这个循环改成流水线模式能省一半资源'，而不是被晾在一边。另外，AI编译器那层，你只需知道接口协议和调度方式，不用深究，那是软件工程师的领域。真正危险的是那些连RTL都没写明白、整天喊HLS取代一切的同事——他们才是先被淘汰的人。

别急着学HLS，先想清楚你在公司里的位置。你现在最大的价值是懂硬件边界：知道什么能并行、什么受限于IO、什么会爆时序。HLS只是把算法描述变成RTL的一个中间步骤，工具再智能，也需要有人告诉它'这里用片上缓存而不是DDR''这个循环要展开几倍才不浪费BRAM'。你缺的不是HLS技能，而是和算法同事对话的能力。建议你找个简单的加速模块，比如一个卷积层，用HLS从C到比特流完整跑一遍，别追求优化，就为了搞清楚工具默认生成了什么结构、瓶颈在哪。这个过程会让你明白：HLS适合快速验证新想法，但最终产品里的关键模块，比如需要精确控制时序的DMA或低功耗状态机，还是得你亲手写RTL。学HLS是为了当翻译官，不是为了当码农。