最近在脉脉上看到有同行吐槽，说现在FPGA搞AI加速，Vitis AI和HLS把底层RTL都封装好了，直接拖IP核就能跑模型，根本不用自己写Verilog。我有点慌，自己RTL水平本来就一般，这两年全靠调IP核和跑流程混饭吃。想问问各位大佬，2026年这个趋势下，FPGA工程师的核心竞争力到底还在不在手写RTL上？如果只会用工具链，是不是真的会被替代？还是说理解底层架构、会做资源优化和时序收敛才是护城河？
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说句不好听的，工具链就是给你个梯子，但梯子搭在哪堵墙上、墙会不会塌，还是得看你能不能看懂墙的结构。Vitis AI 能让你快速跑通 demo，但真到了资源不够、时序跑不过、要动数据通路的时候，不会 RTL 就只能干瞪眼。短期混口饭吃没问题，长期看，理解底层的人永远比只会拖 IP 的人走得远。
我理解你的焦虑，毕竟现在工具确实越来越黑盒了。但你得想清楚一个问题：工具链封装的是「典型场景」，而实际项目里十个有八个不是典型场景。比如你调 Vitis AI 的时候，模型量化后精度掉了，你得知道是哪个层出的问题，这就要看 RTL 里数据位宽和截断逻辑。再比如，你发现 LUT 占用爆炸，光靠调 IP 参数是解决不了的，你得能画出资源分配图，知道哪些缓冲可以复用、哪些流水级可以合并。这些能力，HLS 和自动化工具给不了你。我的建议是，别急着推翻自己，但每周抽点时间，挑一个小模块——比如一个 3×3 卷积的滑动窗口——用手写 Verilog 实现一遍，对照 HLS 生成的 RTL 看差异，坚持几个月，你对架构的理解会上一个台阶。到时候你会发现，工具链只是加速器，真正的护城河是你能在它出错或者不够用的时候，自己动手补上去。
个人感觉，你担心反了。Vitis AI 这类工具淘汰的不是「不会写 RTL 的人」，而是「只会照着教程跑流程的人」。你想想，如果某天工具升级了，IP 核接口变了，或者新模型结构它不支持，你怎么办？那时候能救你的，是你对数据流、存储带宽、计算并行度的理解，而这些恰恰是 RTL 基本功训练出来的。所以我的建议很直接：别去背 Verilog 语法，去理解一个简单的卷积加速器是怎么从状态机开始，一步步变成流水线，再变成多通道并行结构的。这个过程走通了，你就算不会写复杂 RTL，也能跟写 RTL 的人对话，知道哪里能改、改完影响什么。工具会变，但架构思维不会过时。你现在才刚开始慌，其实挺好的，说明你还有动力。要不要先找个手写 RTL 的小项目，比如 7 系列的板子，从零搭一个最简单的 LeNet 加速器试试？
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