2026年FPGA大赛，用国产FPGA做实时视频拼接，4路HDMI输入DDR带宽不够，怎么用行交织和帧缓存优化？求具体参数推导

先别急着优化带宽，把每个1920×1080拆成4条480行的水平条，每条按行号交错写入DDR的两个bank组，读侧按原行号重组。拼接缝用相邻条重叠8行做个3×3均值滤波就行。DDR3跑533MHz、16bit位宽时理论带宽8.5GB/s，4路1080p@30实际需求约3.2GB/s，余量其实够，丢帧大概率是读写仲裁粒度没调好，试试把burst长度定在32字节。

行交织的本质是把一帧的读写压力错开，避免同一bank组被四路同时命中。你们先算最坏情况：单路一行1920像素，RGB888是5760字节，4路同时写就是23KB，DDR3在533MHz下每tCK突发8字节，持续写需要约300个周期，而一个行消隐期大概有800个周期，所以理论上能放下。真正要命的是读侧拼接时，四路要同时取同一行，如果帧缓存里存的是交织后的行，读地址就乱套了。我建议改成两段式：写侧按行号低两位做bank组选择，读侧先读四行到片上FIFO，再做水平拼接，FIFO深度至少留两行。帧缓存不用整帧，双缓冲各存半帧交替，配合行同步信号切换。至于拼接缝，行交织后左右两帧边界会差半行，处理办法是让重叠区覆盖16个像素，用加权平均过渡，权重系数查表就行。我们去年用紫光同创做过类似方案，DDR余量能压到45%，帧率稳定。你们安路的话，注意MIG的读写优先级寄存器，默认写优先会饿死读，改成动态轮询。

这题我见过好几个队翻车，问题往往不在带宽总量，而在你算的余量方式。4路1080p@30输入，假设RGB888，每帧约6.2MB，30帧就是186MB/s，四路共744MB/s，DDR3-1600理论带宽12.8GB/s，你算的60%余量可能是把刷新、行激活开销也算进去了，但实际丢帧场景多半是突发写。比如四路同时进入行有效，每路写一整行，DDR的bank组被来回切换，tRC和tFAW惩罚能吃掉一半效率。所以行交织别按行号连续分，改成把4路各自的行号模4后错开一个行时钟周期，让它们永远不会同时发起写。另外帧缓存别用全帧，用环形缓存，每路只保留当前行加两行历史，这样DDR占用少一半，还能省内部RAM。具体参数：行长1920，拆成两半各960，写入地址按[bank_sel][half_sel][line_low_2bit]组织，bank_sel用2bit循环，保证同一时刻四路落在不同bank。拼接缝处理，行交织后左右图边界会有固定偏移，用片上逻辑做亚像素对齐，偏移量由外部按键微调，存进寄存器。风险点：如果四路输入源不同步（比如HDMI时钟频偏），得先做PLL锁定，否则行交织会乱。你们安路的话，查一下DDR控制器是否支持带优先级的写队列，不支持的话就自己用FIFO排队。最后提醒，别只盯带宽，去看帧率下降时是写超时还是读超时，抓个ILA波形分析，比盲调参数快得多。你们现在用的是哪款DDR3颗粒？写的突发长度设了多大？

行交织别盯着行长拆，先看DDR的bank策略。你4路1080p@30，单行1920像素，RGB888是5760字节，DDR3-1600的bank组是8个，每路独占2个bank组，写入地址按[line_low_2][bank_sel]分配，让四路同帧不同bank，冲突就能错开。帧缓存别存整帧，用双缓冲半帧，每路只缓存当前行加两行历史，DDR占用能砍一半。拼接缝处理最简单的是重叠区加权，左右各留8像素，系数查表算，比滤波省逻辑。我们之前用紫光同创做过类似，带宽余量能压到40%。你们安路的话，先确认DDR控制器支持多少并发请求，这个参数直接影响行交织粒度。

先别急着算带宽，你漏了DDR的刷新和读写切换惩罚。4路1080p@30，单帧1920×1080，RGB888约6.2MB，4路就是25MB，30帧共750MB/s，DDR3-1600理论12.8GB/s，看起来余量很大，但实际突发写时，四路同时进行有效，bank组来回切，tFAW和tRC惩罚能吃掉一半效率。我建议行交织别按行号连续分，改成每路把行号模4后错开一个行时钟周期，让它们永远不会同时发起写。帧缓存用环形，每路只保留当前行加两行历史，这样DDR占用少一半，还能省内部RAM。拼接缝的话，行交织后左右边界会差半行，重叠区覆盖16像素，用加权平均过渡，权重系数查表就行。关键参数：行长1920拆成两半各960，写入地址按[bank_sel][half_sel][line_low_2]分配，burst长度定32字节，读写仲裁粒度别小于128字节。我们去年用紫光做过，余量能压到45%，帧率稳。你们安路的话，先确认DDR控制器支持多少并发请求，这个参数直接影响行交织粒度。