2026年了，FPGA工程师做MIPI CSI-2接收，D-PHY的LP和HS模式切换老出问题，眼图测试不过，是端接电阻还是时序约束的锅？

先别急着把锅甩给端接电阻或时序约束，你这现象更像是“切换瞬间没稳住”。Artix-7 的 SelectIO 本身不支持真正的 MIPI D-PHY 电平，常见做法是外部加电平转换或直接用差分对硬扛，但 LP 和 HS 是两种完全不同的电气模式：LP 看的是单端电压阈值（1.2V 左右），HS 是 200mV 左右的差分摆幅。你示波器看到的眼图不干净，大概率是 HS 建立前 LP 尾巴没消干净，也就是 T-HS-PREPARE 到 T-HS-ZERO 这段的驱动强度切换太粗暴。排查顺序建议：先拿示波器钩子（最好有差分探头）量 P/N 两端的共模电压，在切换瞬间有没有明显塌陷或过冲；再查你的端接，D-PHY 规范里 HS 接收端是 100 欧差分，但你板子走线阻抗如果控制到 90 或 110，端接随便放个 100 其实也能忍，真正致命的是端接位置离 RX 引脚太远，反射会叠加在切换毛刺上。时序约束方面，Artix-7 收 CSI-2 一般用 ISERDES 加 bitslip，约束重点不是时钟频率，而是 define 好 P/N 对的 skew 窗口、保证 data 和 byte clock 的相位关系。你走线长度“还行”是多长？如果超过 2000mil 且没做等长蛇形，那还是先解决物理层吧。一个小建议：先把端接焊成可调的（比如 0402 换 0603 方便飞线），同时把 LP 切 HS 的间隔拉大一点看是否改善，能帮你快速二分定位。你目前用的时钟是 200MHz 还是 100MHz 的参考？这直接影响约束写法。

我觉得你这个问题其实要拆成两层看，但大多数人第一反应都是“要么电阻要么约束”，然后在这两个选项里来回折腾，最后发现是别的坑。我自己调过几版 CSI-2 接收，印象最深的是：LP/HS 切换的毛病，八成不是稳态问题，而是瞬态问题。你想想，LP 模式下 TX 端是推挽驱动，摆幅接近 1.2V；HS 模式变成电流模式，摆幅只有 200mV 左右。切换那一刻，TX 的驱动电路要完成从电压源到电流源的转换，中间必然有共模电压的跳变。这个跳变如果超出 RX 输入共模范围，接收端的差分对就会进入非线性区，表现就是数据错位、眼图眼皮变厚。而端接电阻在这个瞬态里起的作用，其实比稳态匹配更敏感——因为切换瞬间反射会叠加在共模跳变上。你板子走线长度控制得好，但端接电阻“随便放”，我猜你大概率是放在了靠近连接器而不是靠近 FPGA 引脚的位置。MIPI 规范里 HS 接收端要求在靠近 RX die 的地方有 100 欧差分端接，中间任何 stub 都会恶化反射。你可以用 TDR 测一下，或者直接拿 IBIS 模型在 HyperLynx 里仿真切换时刻的波形，看看端接位置导致的反射幅度。至于时序约束，Artix-7 收 MIPI 通常用 7 系列自带的 ISERDESE2，data rate 一般也就几百 Mbps 到 1Gbps 出头，真正的难点是 byte clock 和 data 的对齐，这靠的是 MMCM/PLL 的 phase shift，不是简单的 set_input_delay。约束检查的重点应该是：data 有效窗口是否覆盖了采样沿，以及跨时钟域时的 bitslip 逻辑是否被综合成了正确的移位寄存器。建议你先做一件事：把 MIPI 的时钟线单独跑一个 loopback 测试，用 ILA 抓接收到的数据看是固定错位还是随机错位。固定错位就是 bitslip 没对准，改约束或重同步逻辑；随机错位才是物理层问题，这时再回头搞端接和走线。另外提醒一句，Artix-7 的 HR bank 不支持真正的 MIPI 电平，你如果没做外部转换，靠的是内部 DIFF_TERM 的话，那个端接只有 100 欧，没有 LP 模式对应的上拉，所以 LP 模式下信号实际上是被 FPGA 输入缓冲器的钳位二极管硬扛的，这也是很多人忽略的一个坑。你现在用的哪块板子？如果方便的话，说下数据速率和 lane 数，我可以帮你判断下约束的大致量级。

查下你的端接到 FPGA 引脚的距离，超过 500mil 就先挪近再说。时序约束在这种速率下一般不是主因，Artix-7 收 MIPI 更怕的是物理层反射叠加在切换毛刺上。你示波器探头带宽够吗？最好用差分探头看 P/N 对，单端看容易误判。先解决端接位置，再谈约束。

既然你板子是自己画的，走线长度也控制得还行，那我先泼盆冷水：端接电阻'随便放'这个描述，基本就是头号嫌疑。D-PHY 的 HS 模式是 200mV 左右的小摆幅差分信号，接收端要求 100 欧差分端接，而且这个电阻的位置必须紧贴 FPGA 的 RX 引脚，中间哪怕多出 200mil 的走线，都会在切换瞬间形成反射叠加。你 LP/HS 切换出错、眼图不干净，大概率是 HS 建立那几十纳秒里，反射在端接电阻和 FPGA 输入之间来回弹，把本来就不大的眼高进一步压扁了。建议你先拿尺子量一下电阻到引脚的距离，超过 300mil 就挪近，这比调任何约束都快。当然时序约束也不能完全不看，但 Artix-7 收 MIPI 一般用 IDELAY 和 ISERDES，只要你的 RX 时钟是随路 PCLK 或者自己用 MMCM 补偿过，约束通常不是切换毛刺的主因。另外有个小坑：如果你示波器探头是单端的，看 P/N 对容易误判共模跳变，最好用差分探头或者至少用两个通道做数学减法。你先挪端接，再看 LP 尾巴有没有消干净，最后才轮到约束——这个顺序别反。你现在的传感器输出的是 1.2V 的 D-PHY 电平，还是已经转成 LVDS 了？这会影响排查重点。