2026年电赛FPGA控制题，别人用现成IP核拼系统拿奖，我手写Verilog却被说"工程化不足"，评委到底怎么权衡？

先说结论：评委不是在看「你用了多少行手写代码」，而是在看你能不能讲清楚每个模块为什么这么实现。你队友的问题不在于手写，而在于答辩时没把「设计决策」讲出来，只讲了「我全手写」，这在评委耳朵里约等于「我花了很多时间，但没说清楚这些时间换来了什么」。

把系统拆开看，FPGA 控制题里大致分三层。最底层是时钟、复位、PLL、IO 这些，基本没人手写，用原语和 IP 是常识。中间层是标准接口，比如 AXI、SPI、UART、定时器、PWM 波形发生，这些厂商 IP 成熟、时序收敛好、文档全，你手写一遍除了证明自己能写，工程上收益很低。最上层才是这道题的「题眼」：控制律怎么算、滤波怎么设计、编码器解码的状态机怎么处理换向和抗抖、多路闭环怎么调度。这一层如果也是拼 IP，评委自然要问「那你自己做了什么」。

所以边界大概是：核心算法和控制状态机手写，标准外设和总线接口用 IP，并且能说出选型理由。比如「PWM 我用 IP 是因为它支持死区可配，省得自己调死区逻辑；但电流环的 PI 和限幅是我自己写的，因为要按采样周期定点化」。这句话一说，评委就知道你分得清主次。反过来，如果 PWM 手写、但只是照抄例程改参数，那手写也不加分。

还有个常被忽略的点：用 IP 也要有工程判断。AXI Timer 挂上去，地址怎么映射、中断怎么接、和你的控制周期怎么对齐，这些联调细节才是评委爱追问的。纯拼 IP 拿奖的组，往往不是「拼」得好，而是他们把 IP 之间的调度和整体稳定性做扎实了，答辩时能自圆其说。

对你们这组，我的建议是别推翻重来，而是在现有手写基础上补两件事：一是把通信、存储这类标准接口换成 IP，并在报告里写一句选型依据；二是把核心控制逻辑单独画一张框图，标出哪些是自研、哪些是复用，答辩时主动讲。评委追问「为什么不用 IP」，你答「接口层用了，控制层自研因为要定点化和抗扰」，这题就过了。你们现在板子上跑的主控芯片是哪家的，时序余量大概还剩多少？这个会影响你到底该换哪些模块。

其实评委那句反问，多半不是嫌你手写，是嫌你没解释。手写本身没问题，问题是答辩时你只呈现了结果，没呈现取舍。补一句「PWM 我们用 IP 是为了保证死区精度，控制环自己写是为了按题目指标做定点优化」，风向立刻就变了。核心逻辑自研加标准接口复用，是最稳的组合。你们报告里现在有没有专门写选型依据那一节？

先说个可能不太中听的：评委那句反问，八成不是嫌你们手写，而是嫌你们没解释为什么手写。你队友答辩时的表述大概是「我们所有模块都自己写，一行 IP 都没用」，这话在评委耳朵里约等于「我们花了很多时间，但没告诉你这些时间换来了什么」。手写本身不扣分，扣分的是没呈现出取舍。

把一道 FPGA 控制题拆开看，其实分三层。最底层是时钟、复位、PLL、IO 缓冲，这些用原语和 IP 是常识，没人会手写。中间层是标准接口，比如 AXI、SPI、UART、定时器、PWM 波形发生，厂商 IP 成熟、时序收敛好、文档全，你手写一遍除了证明自己能写，工程收益很低——评委问的很可能就是这一层。最上层才是题眼：控制律怎么算、滤波怎么设计、编码器解码状态机怎么处理换向和抗抖、多路闭环怎么调度。这一层如果也是拼 IP，评委自然要追问「那你自己做了什么」。

所以边界不在「手写 vs IP」，而在「你有没有在关键路径上做设计决策」。一个比较稳的组合是：核心控制逻辑手写，通信、存储、定时这类标准接口用 IP，并且在报告里专门写一节选型依据——为什么这个模块用 IP（死区精度、资源占用、收敛风险），为什么那个模块手写（指标要求、定点优化空间）。答辩时把这句话说出来，风向立刻就变了。

反过来，纯拼 IP 拿奖也不是没道理，前提是人家把系统联调做稳了、指标做出来了。电赛评分里系统稳定性和完成度权重很高，评委不会因为你用了 IP 就否定你，但会因为你讲不清系统怎么工作而追问细节。你们现在缺的其实不是代码量，是一份能说清「每个模块为什么这么实现」的设计说明。

回到你最初的问题：不是只有底层算法手写才加分。加分的永远是「你理解并掌控了系统里最难的那部分」。你们报告里有没有专门写选型依据那一节？如果没有，先把这节补上，比再手写一个 UART 有用得多。

手写和调 IP 不是对立面，关键看你手写的是哪一层。控制律、滤波、换向状态机这些题眼必须自己写，这是加分项；UART、SPI、定时器这种标准外设，用 IP 是工程常识，手写反而显得不懂取舍。评委反问多半是因为你们把力气花在了不该花的地方，答辩时又没说出「为什么这个模块我坚持自己写」。补一句选型理由，比多写几百行代码管用。你们报告里现在有选型依据这一节吗？

先对齐一下场景：你们大概率是本科队伍，第一次或第二次打控制类题，队友里有一个人 Verilog 写得比较熟，于是顺势把整个链路都自己撸了。这个选择本身没错，问题出在答辩时只说了「全自研」，没说「为什么这里必须自研、那里用 IP 更划算」。

评委权衡其实有个隐含的评分表：题眼模块是不是你做的、标准接口用得合不合理、整机跑起来稳不稳。PWM、编码器解码、控制律属于题眼，手写是加分；但如果你连时钟管理、复位同步、跨时钟域握手都手写一遍，评委就会怀疑你把时间花在了重复造轮子上，反而挤压了调参和联调的时间。

一个容易被忽略的维度是风险。厂商 IP 经过硅验证，时序收敛和边界情况都帮你兜住了；手写模块一旦在 corner case 上翻车，比如编码器在高速反转时丢计数，你答辩现场演示就可能直接崩。所以更稳的做法是分层：底层时钟复位用原语，通信存储用 IP，控制律和状态机自己写，并且每个用 IP 的地方在报告里写一句选型依据，比如「用 AXI Timer 是因为它中断延迟确定，方便做固定周期采样」。

省一那组未必是 IP 用得多，很可能是他们答辩时把「为什么这么搭」讲清楚了。你们现在报告里有没有专门一节写模块选型依据？如果还没有，补上比再改代码更值。

这个问题我拆成一条主线来讲：评委看的不是「手写」和「用 IP」这两个动作本身，而是这两个动作背后有没有体现出设计判断力。你把这句话想通，边界自然就出来了。

先看因果链。电赛控制题的评分目标是什么？是在有限时间内做出一个能稳定跑、指标达标、并且能讲清楚原理的系统。注意这里有三件事：跑得稳、指标够、讲得清。手写 Verilog 只在第三件事上有潜在优势，前提是你讲得出为什么手写。而用 IP 在前两件事上通常更占优，因为厂商 IP 的时序、资源、文档都是现成的。所以如果一支队伍全手写但没讲清取舍，它在三件事上只拿到半件；另一支队伍用 IP 但把控制律自己写了、还讲清了选型，它三件都拿到了，拿奖不奇怪。

再看取舍的层次。最底层时钟、复位、PLL、IO 缓冲，用原语和 IP 是常识，没人手写。中间层是标准接口，UART、SPI、AXI、定时器、PWM 波形发生，这些厂商 IP 成熟、收敛好、文档全，手写一遍除了证明能写，工程收益很低。最上层才是题眼：控制律怎么算、滤波怎么设计、编码器解码怎么处理换向和抗抖、多路闭环怎么调度。这一层如果也是拼 IP，评委自然要问「那你自己做了什么」。

所以学习路径可以这样排：先把题眼模块手写到能跑通、能调参、能解释每个系数的来源；标准接口直接调 IP，但花时间读一遍它的手册，知道它的延迟、吞吐、资源占用大概什么量级，这样答辩被追问时答得上来。报告里单独开一节「模块选型依据」，每个 IP 写一句为什么用它、手写替代方案的成本是什么。这一节往往就是你和隔壁组拉开差距的地方。

最后补一句，纯手写还有个隐藏代价：调试时间。IP 出问题你可以查文档、查论坛；自己写的模块出问题，只有你自己能查，联调阶段这个成本会被放大。你们联调大概花了多少时间在调自研模块上，这个数字其实很能说明问题。