2026年FPGA工程师想从通信基带转边缘AI推理，简历上只有OFDM和以太网项目，怎么补一个能打的AI加速项目？

先说结论：别一上来就搞YOLO，那玩意儿对简历加分有限，还容易做成半成品。你现在的底牌是时序收敛和高速接口，缺的是「把神经网络映射到资源受限器件上」的完整闭环证据。

选网络我建议从MobileNetV1/V2的单个block或者一个小的ResNet-18做裁剪版入手，输入分辨率压到224甚至112。原因很实在：卷积层类型覆盖够全（普通卷积、深度可分离、残差），但计算量可控，你能在业余时间把它从PyTorch一路推到板级跑通，而不是卡在某层实现不完。YOLO那类检测网络后处理（NMS、解码）会吃掉你大量精力，且和「数据复用」这个核心考察点关系不大。

板子这块，如果你目标是边缘推理公司，Zynq MPSoC系列（比如ZU3/ZU5这类）或Versal AI Core是比较对路的选择，因为它天然带PS侧跑Linux，能体现端到端部署能力，面试官一看就知道你理解真实产品形态。纯FPGA（如Artix/Kintex）也能做，但故事会弱一些。别贪便宜买算力太小的板子，量化到INT8后跑不动会让你怀疑人生。

关于数据复用，这才是面试真正想听的。你需要在项目里明确讲清楚：输入特征图和权重分别怎么分块、片上BRAM/URAM怎么复用、PE阵列的行列复用策略、以及为什么选这个tiling参数。可以参照经典的行固定/列固定数据流，自己算一遍带宽和DSP占用，把数字写进简历。量化同理，别只说「做了INT8」，要能说校准怎么做、per-tensor还是per-channel、溢出怎么处理、精度掉了多少。

PyTorch和剪枝要不要补？PyTorch必须补，但不用学成算法工程师，够你导出ONNX、改网络结构、跑量化校准就行，一两周能上手。剪枝优先级最低，除非你投的岗位明确写模型压缩，否则先别碰，容易摊薄精力。

顺序上我建议：先跑通PyTorch推理→导出ONNX→写HLS或RTL实现单层→拼成小网络→上板验证→补量化。整个周期业余时间大概两三个月，比东学一点西学一点强。

你现在手头有没有能跑Linux的板子，还是只有纯FPGA开发板？这直接决定项目形态怎么设计。

通信转AI推理，你的优势其实被低估了。带OFDM和以太网背景的人，对流水线、带宽、跨时钟域这些是真懂，缺的只是把神经网络当成一种「数据流负载」来处理的视角。

所以别急着补算法。选一个MobileNet的depthwise卷积层，用HLS或RTL实现一个可参数化的卷积加速器，重点做三件事：行缓冲复用、权重复用、INT8量化。板子用带DDR的Zynq就行，能跑通端到端比堆算力重要。

PyTorch学到能导出ONNX、能改结构就够，剪枝先放放。面试官问数据复用和量化，答的是你的设计取舍，不是你会不会调库。

你打算用HLS还是手写RTL？这个选择会直接影响项目深度和面试叙事。

先说结论：你缺的不是「AI知识」，是一份能让面试官相信「这人能把算法落到资源受限器件上」的证据链。所以项目选型的第一原则不是网络多新，而是闭环完整度。

顺着这条线往下推：如果选YOLO这类检测网络，你会把大量时间耗在NMS、解码、后处理这些和「数据复用」考察点关系不大的地方，最后很可能做成半成品，简历上写「实现了YOLO加速器」但面试一问细节就露馅。反过来，MobileNetV1/V2的单个block，或者裁剪版ResNet-18，卷积类型覆盖够全（普通卷积、深度可分离、残差），计算量又可控，你业余时间能真正从PyTorch推到板级跑通。这个取舍的核心是：面试官要看的是你在行缓冲复用、权重复用、INT8量化上的设计取舍，而不是你堆了多少算力。

板子这块，如果你目标就是边缘推理公司，Zynq MPSoC系列（ZU3/ZU5这类）或Versal AI Core比较对路，PS侧能跑Linux做端到端调度，PL侧做加速，正好复用你通信背景里对AXI、跨时钟域、带宽估算的直觉。

再说PyTorch和剪枝。PyTorch学到能导出ONNX、能改网络结构就够了，别陷进去做算法研究，你的定位是硬件实现者不是算法工程师。剪枝先放放，它和量化的工程收益逻辑不一样，量化是绕不开的（面试必问），剪枝属于锦上添花，等主项目跑通再补。

具体落地建议按这个顺序：先用PyTorch训练或拿现成权重，做PTQ量化到INT8并评估精度损失；再把某一层用HLS或RTL做成可参数化加速器，重点做行缓冲和权重复用；最后端到端跑通，记录资源占用、吞吐、功耗这些真实数字。面试时你讲的是「为什么这么设计」，不是「我会调哪个库」。

你打算用HLS还是手写RTL？这个选择会直接影响项目深度和面试叙事。

别一上来就啃剪枝，那是算法岗的活。你的主线应该是：拿一个MobileNet的单block，PyTorch导出ONNX，做INT8量化，然后用HLS实现卷积加速器，重点把行缓冲复用和权重复用讲清楚。板子用带DDR的Zynq就行，能端到端跑通比堆算力重要得多。PyTorch学到能改结构、能导出就够了。面试官问量化，考的是你懂不懂scale怎么定、溢出怎么处理，不是你会不会调库。你手头有哪块板子？

三年通信FPGA最值钱的不是时序收敛本身，而是你习惯用「数据从哪来、到哪去、中间停留多久」去想问题。AI加速器说穿了也是这条线，只是数据流换成了特征图。所以项目选型我建议按「复用能否讲清」倒推，而不是按网络有多热门正推。

一个更稳的路线：挑MobileNetV2的一个倒残差block，输入128×128，只做这一层到两层的端到端。为什么不是整网？因为整网跑通你大概率会卡在框架到板子的胶水层，而面试官真正想听的是你在行缓冲深度、权重驻留策略、通道并行度上怎么折中。这些在一个block里就能说透。

风险点提醒一下：很多人做完之后简历写「实现了CNN加速器」，一问INT8的scale怎么定就答「用的框架默认」，这反而暴露了。量化这块你要能讲清per-tensor和per-channel的差别、激活溢出怎么饱和、为什么卷积输出要重新定标。

剪枝先别碰，投入产出比太低，除非你目标就是算法部署岗。PyTorch学到能改网络结构、能导出ONNX、能看懂量化节点就够，别陷进去调参。

板子用带DDR的Zynq就行，能跑通端到端比堆算力有用得多。你现在的板子是Zynq还是纯FPGA？这决定了要不要额外买板。

通信转AI推理，你的核心资产其实被低估了：你懂流水线、懂跨时钟域、懂带宽是怎么被吃掉的。缺的不是「算法知识」，而是把神经网络当成一种数据流负载来设计加速器的经验。

顺着这条因果往下推，项目选型自然就清楚了。你要的不是一个「功能完整」的检测系统，而是一条能让面试官追问三层还不露馅的设计链。为什么MobileNet的depthwise层特别适合你？因为它计算密度低、访存比高，正好逼你把数据复用做扎实。普通卷积你可以靠算力堆，depthwise不行，它几乎就是带宽游戏，而这恰好是你擅长的领域。

具体路径我是这么想的：先拿PyTorch定义这个block，导出ONNX，理解每一层的张量形状和计算量分布。然后写一个朴素版本，把行缓冲和权重缓存先用最简单的方式实现，跑通，记下资源占用。接着做优化：行缓冲滑动复用、权重常驻BRAM、通道方向并行。每做一次优化就记录延迟和资源变化，这些数字就是你面试时的弹药。INT8量化单独做一版，重点理解scale的传递和累加溢出。

这里有个取舍要提前想清楚：HLS和手写RTL。HLS迭代快、能快速验证架构，但面试官可能追问综合出来的时序和资源是否可控；RTL可控性强但周期长。如果你时间有限，HLS做到能讲清综合报告和流水线调度就够了，别硬凹RTL。

PyTorch的投入边界要卡死：能改结构、能导出、能看懂量化模拟就停。剪枝先放，那是锦上添花，不是你的主线。

板子用带DDR的Zynq系列就行，重点是端到端闭环，别纠结型号。

先说一个反常识的点：你这个项目最大的价值不在于「把模型跑起来」，而在于你能不能用通信那套思路讲清楚「数据怎么流、带宽花在哪、为什么这么切」。所以别贪大，就做MobileNetV2的一个倒残差block，输入压到112×112，PyTorch导出ONNX后做INT8量化，再用HLS推到Zynq上端到端跑通。板子带DDR的就行，别纠结型号，能验证行缓冲复用和权重驻留才是重点。剪枝先放一放，那是算法岗的活，你面试被问的是量化scale怎么定、激活溢出怎么饱和，不是会不会调库。你更想走HLS快速闭环，还是手写RTL把设计细节抠到底？这个选择会决定你简历叙事的深度。

三年通信基带转边缘AI，其实你手里已经有一张别人没有的牌：你习惯用「数据从哪来、在哪停、带宽什么时候被吃满」来想问题，这恰恰是卷积加速器的核心。但很多人栽的地方在于项目选太大，最后卡在框架到板子的胶水层，简历写「实现了CNN加速器」，面试一问行缓冲深度怎么定就答不上来。

我的建议是按「复用能否讲清」倒推选型，而不是按网络热度正推。具体可以这么做：挑MobileNetV2的一个倒残差block，输入128×128，只做到一到两层端到端。为什么是它？因为depthwise卷积计算密度低、访存比高，普通卷积你可以靠算力堆，depthwise几乎就是纯带宽游戏，正好逼你把数据复用做扎实。

流程上，先拿PyTorch定义这个block并导出ONNX，把每层张量形状和计算量分布摸清；再写一版最朴素的行缓冲和权重缓存，跑通后记下LUT/BRAM/DSP占用；然后做优化——行缓冲滑动复用、权重常驻、通道并行度调整，每一步都留对比数据。量化这块要能讲清per-tensor和per-channel的差别、激活溢出怎么饱和处理，别到时候答「用的框架默认」。

剪枝可以顺带看一眼原理，但别当主线，它对你面试的加分远不如把复用和量化讲透。板子用带DDR的Zynq就够，端到端跑通比堆算力重要得多。一个风险提醒：如果你目标是边缘推理公司，面试官大概率会追问你在资源受限下的取舍，而不是你堆了多少TOPS，所以优化前后的资源对比表最好留在项目记录里。

你目前手头有哪块板子？如果有Zynq系列，我可以帮你把这条链路的验证顺序再细化一下。