2026年电赛FPGA赛题越来越像真实工程项目，备赛时先啃哪三个系统级模块最划算？

先说结论：如果目标是省一以上，我建议把AXI-Stream视频流水线放在第一位，DDR3缓存控制器第二，千兆以太网UDP回传第三。理由不是这三个模块本身多难，而是它们之间的耦合关系最接近电赛系统题的骨架。

为什么视频流优先？因为AD采集、图像处理、显示输出这条链路天然就是AXI-Stream的典型用法。你只要把Video In to AXI4-Stream、AXI4-Stream Subset Converter、VDMA这几个IP的握手时序吃透，后面无论是接摄像头、接AD9361还是接自定义前端，都能套同一套框架。很多同学卡住不是因为算法不会写，而是valid/ready握手没搞明白，仿真波形里数据断流、tlast错位，上板就是黑屏或者花屏。这块啃透了，图像处理模块就是往流水线里插自定义IP，边界清晰。

DDR3为什么排第二？因为一旦分辨率上去、帧率上去，片内BRAM根本不够，必须外挂缓存。DDR3控制器的坑在于：MIG IP的引脚约束、时钟树、校准状态机，还有读写仲裁。电赛现场经常要求乒乓缓存或者多帧缓存，如果你只会例化MIG然后单端口读写，带宽一上来就丢帧。建议至少搞懂AXI4接口的读写通道分离、突发长度设置，以及如何用VDMA或者自己写仲裁逻辑做帧级乒乓。

以太网排第三，不是因为它不重要，而是它相对独立。千兆UDP回传的核心是三块：MAC层用Tri Mode Ethernet MAC或者直接调IP、UDP/IP协议栈可以自己写精简版、以及跨时钟域FIFO。很多队伍最后卡在PC端收不到包，往往是ARP没回、校验和没算对、或者FIFO深度不够导致丢包。这块可以晚一点动手，但一定要留出调试时间，因为网络问题排查起来最费时间。

取舍上，如果你只有三个月，我建议前两个月主攻视频流加DDR3，最后一个月把以太网打通。不要三个并行学，容易每个都半吊子。另外仿真平台要早搭，Vivado的ILA和VIO能省很多上板调试时间。

你手头现在用的是哪家FPGA、什么开发板？不同器件MIG和以太网IP的配置差异挺大的，这个会影响具体学习路径。

优先吃透这三样：AXI-Stream视频流水线、DDR3缓存控制器、千兆以太网UDP回传。原因很直接，电赛系统题基本都是AD采集进来、缓存一下、处理一下、再传出去，这三块正好覆盖采集到传输的完整链路。视频流让你懂握手和流水线，DDR让你懂带宽和仲裁，以太网让你懂协议栈和跨时钟域。先啃视频流，因为它的AXI-Stream思维能复用到后面两个；DDR第二，因为带宽不够时它是瓶颈；以太网放最后，因为相对独立，但一定要留够调试时间。别贪多，三个月能把这三大块跑通一遍就已经很能打了。

DDR、以太网、视频流，这三个跑通基本就能应付大多数系统题了。视频流优先，因为AXI-Stream是骨架，DDR和以太网都绕不开它。