2026年FPGA大赛用国产安路EG4S20做多路ADC同步采集，采样时钟抖动导致数据错位，是时钟树约束没写还是PCB走线等长没做？

先别急着改约束，按这个顺序定位最快：用ILA把四路ADC的采样数据在同一个采样沿附近同时抓下来，看错位是固定某个通道提前/滞后几个周期，还是随机跳。固定偏移基本是PCB走线等长或端接问题，随机跳且随温度、电压漂移，多半是时钟抖动或时钟树约束没写准。约束这边先确认create_clock写的是不是板子实际进来的时钟频率，然后补set_input_delay（按ADC的Tco和板级走线延迟估）和set_clock_uncertainty，别只写周期就完事。PCB侧四路走线尽量等长、参考平面完整、源端端接做到位。想快速区分，可以先把采样时钟降频跑一遍，降频后错位消失就偏向抖动/时序余量不足，还在错就是走线或焊接问题。你们现在四路走线长度差大概多少，时钟是单端还是差分进来的？

先说结论吧：四路一起跑才错、单路正常，八成不是 create_clock 写错。周期写错的话单路就该崩，不会挑着四路一起才发作。所以优先级我建议这样排——先用 ILA 同时抓四路的采样数据，看错位是固定某个通道一直提前/滞后几拍，还是随时间随机跳。固定偏移就查 PCB 等长和端接，随机跳、还随温度或供电漂移，那基本是时钟抖动或者时序余量太薄。然后回头补约束：create_clock 确认是板上实际频率，加上 set_input_delay（按 ADC 的 Tco 加板级走线延迟估）和 set_clock_uncertainty，别只写个周期就交差。想快速二分，把采样时钟降频跑一遍，降频后干净了就是抖动/余量问题。你们四路走线长度差大概多少？

先说结论倾向：四路一起才错、单路正常，大概率不是 create_clock 周期写错。周期错的话单路就该崩，不会挑着四路一起才发作。我建议先把「时钟抖动」和「走线偏斜」分开：用 ILA 同时抓四路在采样沿附近的数据，看错位是固定某通道一直提前/滞后几拍，还是随机跳。固定偏移基本指向 PCB 等长或端接；随机跳、还随温度或供电漂移，那更像时钟抖动或时序余量太薄。约束这边先确认 create_clock 写的是板上实际进 FPGA 的频率，再补 set_input_delay（按 ADC 的 Tco 加板级走线延迟估）和 set_clock_uncertainty，别只写个周期就交差。想快速二分，把采样时钟降频跑一遍，降频后干净了就是抖动/余量问题。你们四路走线长度差大概多少？

做电赛这种四路并行采集，最容易踩的坑是：把「上板错位」直接归因到约束没写准，然后反复改 create_clock，其实方向可能一开始就偏了。仿真时序全过说明 RTL 和内部逻辑大体没问题，问题多半出在芯片外到引脚这一段。

一个比较省时间的排查顺序是这样：先固定输入源，让四路 ADC 采同一个已知信号（比如同一个信号源经功分器分四路），这样软件层面就能直接比对四路数据是否一致，避免拿不同信号自己骗自己。然后上 ILA，把四路采样数据在同一个采样沿附近同时抓下来，重点看错位形态——是固定某通道提前/滞后几个周期，还是随机跳。固定偏移，优先怀疑 PCB 等长、端接和参考平面；随机跳且随温度、电压漂移，多半是时钟抖动或者时钟树约束偏乐观。

约束层面，create_clock 要确认真实频率，set_input_delay 按 ADC 的 Tco 加板级走线延迟估，set_clock_uncertainty 别省。PCB 侧四路走线尽量等长、参考平面完整、源端端接做到位。快速区分的方法：把采样时钟降频跑一遍，降频后错位消失就偏向抖动/余量不足，还在错就查走线或焊接。你们时钟是单端还是差分进来的？

这个问题其实可以拆成两层：一层是「抖动从哪来」，一层是「偏斜从哪来」。两者在上板现象上很像，但定位手段和修复成本完全不同，所以别急着下结论说约束没写对或者 PCB 没做等长。

先讲一个容易被忽略的因果链。FPGA 内部 create_clock 描述的是时钟到达触发器的时间关系，它管的是「内部建立保持」。而 ADC 采样时钟抖动、板级走线偏斜，属于外部模拟/数字交界问题，约束写得再漂亮也修不了物理世界的抖动。所以当仿真全过、上板才错时，第一反应应该是「约束是否真实反映了板级时序」，而不是「约束语法对不对」。

具体定位，我习惯分三步走。第一步做「同源比对」：让四路 ADC 采同一个信号，软件里直接看四路样本是否对齐。这一步能把「信号本身不同步」和「采集链路错位」分开。第二步用 ILA 抓采样沿附近数据，看错位是固定通道偏移还是随机跳变。固定偏移，基本是走线等长或端接问题；随机跳、还随温度或供电漂移，那更像时钟抖动或时序余量不足。第三步做降频实验：把采样时钟降到原来一半或更低再跑一遍，如果错位消失，说明是抖动或余量问题；如果还在错，那更可能是走线、焊接或参考平面问题。

约束这边，create_clock 要写板上实际频率，set_input_delay 按 ADC 的 Tco 加板级延迟估，set_clock_uncertainty 别省。PCB 侧四路尽量等长、参考平面完整、源端端接。对电赛队伍来说，时间有限，我建议优先做降频实验和同源比对，这两个动作成本最低、信息量最大。至于更深一层的学习路径：如果这次能定位到是抖动问题，后面可以顺带补一下时钟树、PLL 相噪和 ADC 采样保持窗口的知识，这些在以后做高速采集时会反复用到。你们现在四路走线长度差大概多少，时钟是单端还是差分进来的？

先帮你把问题重新框一下，因为我觉得你现在的问法里藏着一个容易带偏排查方向的假设。你问的是「时钟树约束没写还是PCB等长没做」，这等于默认了错位只有这两个来源。但实际工程里，四路一起跑才错、单路正常，这个现象本身就说明问题不在单条链路，而在四条链路之间的相对关系——要么是它们共享的时钟出了问题，要么是它们各自路径的延迟差被放大了。这两类原因的表现其实不一样，抓一次波形就能分掉大半。

我的主线思路是：别把抖动和偏斜当成两个并列选项去猜，而是先把它们当成两种时间尺度不同的现象。走线偏斜是静态的，一旦板子做完，通道间的相对延迟就固定了，它不会因为你今天开机明天开机就变，也不会随温度电压漂。时钟抖动是动态的，它每一次采样沿的位置都在小幅晃动，而且往往跟供电噪声、温度、PLL配置强相关。所以你的判据其实很简单：如果错位是某个通道固定提前或滞后几个采样点，而且反复上电结果一致，那基本是偏斜；如果错位量在跳、有时候对齐有时候不对齐、或者跑一会儿热了才错，那更偏抖动。

具体抓法，用ILA把四路ADC的数据在同一个采样沿附近同时抓下来，触发条件设成一个已知的跳变沿，然后看四路数据相对这个沿的位置。这里有个细节：不要让ILA的采样时钟和被测的ADC采样时钟完全同源到没有余量，否则你看到的错位会被工具自己的采样行为掩盖。可以先用一个比采样率高的系统时钟去抓，保证能看到沿附近的真实形态。

然后回到约束。create_clock写的是周期，它本身不描述抖动，真正描述抖动余量的是set_clock_uncertainty和set_input_delay里的那部分。很多人只写周期就交差，工具默认的uncertainty很乐观，上板自然露馅。你要做的是按ADC手册的Tco、板级走线延迟、以及时钟源的周期抖动，把这些量估进去。估不准没关系，先给一个偏保守的值，看时序报告里余量还剩多少，再决定往哪调。

PCB这边，国产平台做电赛板子，四路等长往往不是没做，而是做了但参考平面被割裂、或者端接没匹配，导致实际延迟差比设计值大。等长控制到多少算够，取决于你的采样率和ADC的建立保持窗口，不能一概而论。

最后给个快速二分：把采样时钟降频跑一遍。降频后干净了，说明是抖动或余量问题；降频还错，且错位固定，那更可能是走线或焊接。你现在四路走线长度差大概控制在多少mil，时钟是单端还是差分进FPGA的？这两个信息能帮你把范围再收窄一半。