2026年春招FPGA实习，简历只写课程设计会被HR直接刷掉吗？

先说结论：课程设计能写，但光写『实现了数字钟、简易CPU、UART收发』这种功能描述，HR和面试官基本看不出你和别人的差别，被刷掉的风险确实不小。问题不在项目大小，在于你有没有把工程信息写出来。

一个常见的坑是简历上只写『基于Verilog的数字钟，实现了计时、校时、闹钟功能』。这句话谁都能写，面试官没法判断你是真的自己调的时序，还是抄了份代码跑通了仿真。换个写法，把设计指标、时序约束、资源占用、调试过程这四样东西填进去，同一个课设立刻就不一样了。比如数字钟可以写：目标时钟100MHz，分频后驱动数码管动态扫描，扫描频率设成1kHz避免闪烁；用Vivado综合后LUT占用多少、FF占用多少、有没有用到Block RAM；约束文件里对时钟周期、输入输出延迟怎么写的，综合后时序报告WNS是多少。

再补一个维度，就是『你踩过什么坑、怎么定位的』。比如数码管动态扫描出现重影，你怎么用ILA抓波形发现是段选和位选切换之间有竞争，最后加了打拍或者调整了状态机时序解决的。这种细节是面试官最爱追问的，也是区分『真做过』和『挂名』的关键。

如果时间还来得及，强烈建议在课设之外补一个带接口协议或图像处理的项目。UART跑通只能算入门，可以往上加一层：把UART改成带FIFO缓冲的、支持可配置波特率的，或者做一个SPI主机去读传感器。再进一步，用OV7670加SDRAM做一个简单的图像采集加灰度处理，哪怕只做到VGA显示，简历分量也完全不一样。这类项目能体现你对跨时钟域、存储控制、数据流管道的理解，比多写三个课设都值。

所以别急着自我否定，先把现有课设按工程口径重写一遍，再补一个有接口或数据通路的完整项目。你现在的板子是哪块，用的是Vivado还是Quartus，这决定了后面项目选型怎么给你建议。

我按一条主线讲：从『课程设计能不能撑简历』推到『你到底该补什么』。

先说一个反直觉的判断：HR那一关，其实很少因为『你只有课设』直接刷人，尤其是实习岗。HR筛简历通常看的是关键词匹配和整体可信度——学校、专业、有没有FPGA相关经历、简历排版是否清楚。真正卡你的是技术面和笔试，而笔试过不过，跟你有没有集创赛奖项关系没那么大，跟你Verilog基础、时序概念、常用协议熟不熟关系很大。所以牛客上『没奖项连笔试都进不去』这种说法，一般出现在竞争特别激烈的岗位或者简历本身写得太空的情况，不是普遍规律。

那课设为什么经常撑不起来？因为大多数人的写法停留在『功能层』：实现了什么、用了什么语言、跑了什么仿真。面试官想看的是『工程层』：你的设计跑多快、占多少资源、时序收敛没有、怎么验证的。这两层之间差的就是你该补的东西。

拿简易CPU举例。如果你只写『实现了取指、译码、执行，支持若干条指令』，面试官问一句『你的关键路径在哪，最高能跑到多少MHz』你就答不上来。但如果你在做的过程中真的去综合过、看过时序报告、为了提频把组合逻辑拆成流水线、把单周期改成多周期，那你能讲的东西就完全不一样了：为什么选多周期、状态机怎么划分、哪些信号跨时钟域、怎么用仿真加ILA双重验证。这些才是能写进简历、也能扛住追问的内容。

所以路径很清楚：不是去追奖项，而是把手上已有的东西往工程深度挖一层，再补一个能体现接口协议或数据通路的项目。挖深度这件事，成本比重新做一个项目低得多，收益却很高。具体做法是，每做完一个模块，逼自己回答四个问题：约束怎么写的？综合后资源多少？时序报告什么结论？出过什么bug、怎么定位的？能答上这四个，这个课设就能写。

补项目的话，优先选带明确接口协议的，比如AXI-Lite、SPI、I2C主机，或者带数据流的图像采集加处理。原因是这类项目天然会逼你处理握手、跨时钟域、背压这些真实工程问题，面试官也容易顺着问下去。

最后提醒一句，别为了简历好看去堆一堆跑通就完事的小模块，那样反而显得没深度。宁可两个项目讲透，也别五个项目都只能讲功能。你现在离春招还有多久，这决定了你是先挖课设还是直接开新项目。

先说个容易被忽略的点：HR 那关其实很少因为『你只有课设』直接把你筛掉，真正卡人的是技术面。但有个前提，你的简历得让人一眼看出这是你自己做的工程，而不是照着教程抄了一遍。课程设计能不能撑简历，关键不在项目名多唬人，而在你有没有把设计里的取舍讲清楚。比如数字钟，别只写实现了计时校时，你可以写为什么选 1kHz 做数码管扫描、分频链怎么设计、有没有做跨时钟域处理。再比如 UART，跑通收发是最低门槛，真正能加分的是你有没有想过波特率误差怎么算、起始位怎么采样抗噪、FIFO 深度怎么定、上板后误码率如何。这些才是面试官想听的东西。风险在哪？如果你的课设描述只有功能，面试官问一句『时序报告 WNS 多少』『资源占用多少』你就答不上来，那确实会被判定为水项目。替代做法也简单：把现有课设往工程层再挖一层，补上时序约束、综合报告、上板调试记录，再挑一个带接口协议（比如 SPI、I2C 或者 AXI-Lite）的小模块重做一遍。这样即使没有奖项，简历也不会太空。你现在这几个课设，有留下综合后的时序和资源报告吗？

先别急着纠结『课设够不够』，我更想让你算一笔账：一份实习简历真正要回答的是『这个人进组之后，多久能开始干活』。HR 筛的时候看的是关键词和基本盘，学校、专业、有没有 FPGA 经历，这一关课设完全能过；卡人的是技术面，面试官要在十几分钟里判断你到底是『跑通过仿真』还是『真的把东西调上过板』。这两者的差距，不在项目名字，在你有没有踩过坑、有没有为某个指标做过取舍。

所以课设能不能撑起来，取决于你把它挖到哪一层。拿数字钟举例，功能谁都会写，但你可以顺着一条线往下追：为什么数码管扫描选 1kHz 而不是 100Hz？分频链是直接计数还是用 MMCM？如果系统时钟是 100MHz，分频到 1kHz 的计数器位宽怎么定、有没有做时钟使能而不是分频出新时钟？这些问题往下一问，就是时钟域和时序的取舍。再看 UART，收发跑通是入门线，真正能聊的是波特率误差怎么算、接收端在起始位中点采样的原因、有没有加 FIFO 以及深度怎么估、上板后误码率大概什么水平。你能把这些讲清楚，面试官就不会觉得这是抄来的。

另一个实际的问题是，课设往往缺『约束』和『报告』这两块工程痕迹。你可以在简历里直接写：目标器件、时钟频率、时序约束怎么写的、综合后 WNS 是多少、LUT 和 FF 占用多少。哪怕数字不大，只要是你自己跑出来的，就比一句『实现了计时功能』有说服力得多。调试过程也值得写，比如某个计数器位宽写错导致扫描闪烁、某个跨时钟域信号没打两拍导致偶发误码，这些细节是最能证明你真做过的东西。

如果你还有时间，我建议在课设之外补一个『带接口或带数据通路』的完整项目，比如基于 AXI-Stream 的图像灰度化、或者 SPI 主从通信加 FIFO 缓冲。这类项目能把协议、时序、验证串起来，比再堆一个数字钟有用。你现在大三是吧？如果方便说下你用的是 Vivado 还是 Quartus、板子是什么型号，我可以帮你判断该优先补哪一块。

课设当然能写，问题是你写的是『我实现了什么』还是『我把它做到了什么程度』。面试官看简历就一眼：有指标、有约束、有资源、有调试，就是工程；只有功能列表，就是作业。

具体做法很简单，把你现有的 UART 那条改一改：写清波特率、时钟频率、FIFO 深度怎么定的、有没有做亚稳态打拍、上板误码率大概多少。数字钟也一样，补上扫描频率、时序约束和 WNS。哪怕数字不漂亮，只要是你自己测的，可信度就完全不一样。

至于竞赛，有当然好，但不是硬门槛，很多实习岗更看重你会不会看时序报告、能不能自己定位问题。你板子是什么型号？说出来我能给更具体的建议。

课设不是不能写，是别只写功能。补上指标、约束、资源占用和调试过程，一条 UART 也能写出深度。缺竞赛的话，不如把现有项目往协议或图像方向再推一步。

不会直接刷，但会被当成『没有区分度』的那一档。课设本身没问题，问题是简历上只写功能。把UART那条改成有波特率、FIFO深度、上板误码率的描述，观感就完全不一样了。你板子是什么型号？

课设不会被直接刷，但只写『实现了数字钟/UART』这种功能描述，基本没有区分度。改成写清波特率、FIFO深度、时序WNS、资源占用，一条UART也能撑住。你板子是什么型号？

课设不会被HR直接刷，但只写『数字钟、简易CPU』这种功能名，基本等于没区分度。把UART那条改成写清波特率、FIFO深度怎么定的、上板误码率，观感立刻不一样。你板子型号是什么？

说个可能不太一样的角度：别把精力全花在纠结课设够不够，而是先看你现在离春招还有多久。

如果你是2025年下半年开始准备，那时间其实够你干一件事：把手上那个UART从『跑通』升级成『跑得明白』。什么叫明白？就是你能说清楚波特率误差怎么算的、接收端怎么在起始位中点采样、FIFO深度是按什么定的、上板之后连续跑多久没出错。这几句话往简历上一放，比多一个半成品项目有用得多。

至于竞赛，有当然加分，但没有不是死路。真正会被直接刷的情况往往是简历太空，比如整页只有『熟悉Verilog』『了解FPGA』这种话。你现在至少有三个东西可以写，问题只是没写透。

顺便问一句，你板子现在能跑多少兆的时钟，时序报告你会自己看吗？