2026年FPGA大赛用国产高云GW2A做RISC-V软核+NPU异构，队伍只有三个人，选题该砍到多小才能进国赛？

你们这个配置，别想着真做异构加速器了。RISC-V软核跑通+一个固定功能的乘加/单层卷积模块挂AXI-Lite上，能演示「CPU下发指令→NPU算→回读结果」这条链就够国赛看了。UART先调通，再谈NPU。四个月三个人，砍到能跑通闭环，比堆性能稳。你们现在软核能跑到什么程度了？

说实话你们这个三人配置，能把 UART 调通再让软核跑起来就已经赢一半了。NPU 别自己写，做个固定功能的乘加模块挂 AXI-Lite 上，能演示「CPU 发指令→加速器算→回读结果」这条链就够国赛看。四个月，闭环比性能重要得多。你们软核现在跑到哪一步了？

先别惦记NPU的性能，把它当外设做：一层全连接或3×3卷积，AXI-Lite挂上，CPU写权重、触发、读结果。国赛看的就是这条链通不通。UART先通了再谈别的，你们软核现在能跑C程序了吗？

三个人里真正能写RTL的只有一个，这个现实决定了你们的上限。我的建议是先把「异构」这个词降级理解：不是CPU和NPU对等协作，而是CPU当主控、NPU当一个听话的固定功能外设。具体切法可以这样——RISC-V软核用现成的（比如蜂鸟或PicoRV32这类开源核，别自己从头写），跑通UART打印和一段简单C程序；NPU只做一层3×3卷积或一个8×8矩阵乘，输入输出都走AXI-Lite寄存器映射，数据量小到可以用BRAM装下。剩下的时间全部砸在联调上：CPU怎么下发权重、怎么启动、怎么轮询完成、怎么回读，这条流程走顺了，演示时能一句话讲清楚「软件配置硬件加速」，系统完整度就出来了。往届获奖队伍的颗粒度，一般来说也就是「一个软核+一个专用加速模块+能演示的完整数据流」，没有谁在四个月里做出通用NPU的。真正的坑在于想支持多算子、想做DMA、想跑CNN全流程，这些都会把联调时间吃光。你们高云那块板子的IP核和工具链熟悉到什么程度了？这直接影响软核选型。