2026年FPGA大赛省赛选题，用国产紫光同创盘古板做「多路ADC同步采样+FFT频谱分析」，采样时钟不同步导致频谱泄漏该怎么排查？

先别急着改时钟树，我建议你把排查顺序倒过来：先怀疑数据对齐，再怀疑时钟偏斜。四路 ADC 用同一个采样时钟，只要走的是同一根全局时钟网络、源端到各 ADC 的走线等长，偏斜通常在几十 ps 量级，对单音 FFT 的主瓣展宽影响没你想的那么大。反倒是四路数据进入 FPGA 后的位对齐、通道间延迟差一拍，很容易让频谱糊掉。

具体做法：先只采一路，看单音 FFT 是否干净。干净，说明 ADC 前端和采样时钟本身没问题。再两路放同一正弦，把其中一路做整数延迟对齐后相加，主瓣应该收窄；如果对不齐，就是数据路径问题。最后才查时钟。紫光同创的 BUFR 主要解决区域时钟和分频，不是用来消除偏斜的，别指望它。先确认你的约束文件里采样时钟是不是走了全局资源，以及四路 ADC 的 DCO 是否真的同源。你们现在是一路干净、四路才糊，还是单路就糊？

先别把矛头全指向时钟树。四路 ADC 共用一个采样时钟时，只要时钟源到各片的走线等长、都走全局网络，片间偏斜一般也就几十 ps，对单音 FFT 的影响通常是底噪抬升或对称杂散，而不是主瓣明显展宽。主瓣展宽更像是通道间存在分数延迟或数据错位。建议你先只开一路采单音，看频谱干不干净；干净的话，再把两路接同一正弦，其中一路做整数延迟对齐后叠加，主瓣应收窄。若收不窄，问题在数据路径，不在时钟。紫光同创的 BUFR 主要是区域时钟和分频资源，别指望它消偏斜。先查约束里采样时钟是否落到全局资源，以及四路 ADC 的 DCO 是否真同源。你们现在是一路干净、四路才糊，还是单路就有问题？

补充一个容易被忽略的维度：你的 ADC 是并行 LVDS 输出还是串行？如果是 LVDS DDR，四路的 DCO 或随路时钟到 FPGA 的相位关系可能各不相同，这时真正要做的不是调 FPGA 内部时钟树，而是先用 IDELAY 或 IO 延迟把每路的采样点调到数据眼中心。常见做法是让每路单独跑一个伪随机或斜坡测试码，扫 IDELAY 值，找到误码为零的窗口中心，四路分别锁死后再做通道间对齐。这比改 BUFR 更直接。另外提醒一个风险：盘古板的全局时钟输入引脚有限，四路 ADC 若各带自己的 DCO，很可能只能走普通 IO 或区域时钟，这时偏斜会明显变大，必须靠训练对齐而不是靠等长走线硬扛。省赛时间紧，建议先做两路同步验证方案可行，再扩到四路，别一上来就四路联调。你们四路 ADC 是共用一路 DCO 还是各自独立？