2026年电子设计竞赛FPGA赛题，队伍用国产高云GW2A采集多路ADC，采样时钟相位对不齐导致数据错位，怎么调？

先别急着上 IDELAY。示波器看时钟没问题，往往是因为你量的那一点不是采样沿真正看到的点。先确认几路 ADC 是不是共用同一个采样时钟、是上升沿还是双边沿采样、数据是 DDR 还是 SDR。多数错位其实是约束和时序没写对，而不是时钟本身歪了。你先说下几路 ADC 是同源时钟还是各自独立？

先把约束写清楚再谈调相位：几路ADC是否共用同一采样时钟、SDR还是DDR、采样沿是哪个。示波器看的是引脚波形，FPGA内部采样点可能差不少。先查IO约束和时序报告，再考虑IDELAY。你们几路时钟是同源还是各自独立？

建议别一上来就PLL移相或上IDELAY，先把问题定位到到底是时钟相位问题还是数据路径问题。常见的排查顺序是这样：第一步，把采样时钟先用示波器或ILA在FPGA内部量一遍，确认进入IOB的时钟和ADC输出的数据眼图关系，别只看引脚端。第二步，如果几路ADC共用同一个时钟源，那大概率不是相位差，而是约束没写对或者IO标准、驱动强度不一致，这时查时序报告里的setup/hold余量比调相位有用得多。第三步，只有当确认某一路时钟真的偏了、且偏的量在IDELAY可调范围内（高云一般单级几十ps，总范围有限），再用IDELAY做细调；PLL移相粒度粗，适合整路对齐，不适合逐位微调。

另一个容易被忽略的点：多路ADC如果各自独立时钟，哪怕标称同频，上板后也会有慢漂移，静态调相位只能对齐一时，长时间采集仍然会错。这种情况要么改成同源时钟分发，要么用FIFO加异步握手做跨时钟域处理。有个小例子：之前有人三路ADC各自PLL，静态对齐后跑十分钟就错位，最后改成一路时钟扇出才稳定。

风险上也要提醒，IDELAY调过头会引入额外抖动，眼图反而变差，别只看某一帧数据对了就收工，要跑长时间误码统计。你们现在几路ADC是共时钟还是各自独立？这个决定了后面是调相位还是改架构。

个人感觉你们可能卡在一个误区：仿真没问题说明逻辑对，上板错位说明物理层的事，而物理层里时钟相位只是嫌疑之一。与其纠结PLL还是IDELAY，不如先做个对照实验——固定其他条件，只改采样沿（上升沿换下降沿）或者只改一路的IO约束，看错位是否消失或转移。如果换沿就好了，那多半是沿选错了而不是相位歪了；如果只有某一路错，优先怀疑那一路的走线或约束。先做这个二分，比盲目调相位省时间。顺便问一句，你们几路ADC的采样时钟是同一路扇出，还是各自PLL出来的？

先说一个容易被忽略的事实：电赛这种多路ADC同步采集，最后让你数据错位的，八成不是时钟相位本身，而是你把「采样时刻」和「数据稳定窗口」这两个概念混在一起看了。示波器看时钟没问题，是因为示波器看的是引脚上的波形，而FPGA真正采样那一刻，信号已经过了IOB的输入延迟、走线延迟、甚至PLL的相位偏移，这几个量加起来可能就有几百ps的差别，示波器根本反映不出来。

所以排查的主线应该是这样：先确认你的采样结构到底是什么。几路ADC是共用一个采样时钟扇出，还是各自独立时钟？共用的话，理论上几路应该完全同步，错位基本就出在约束或者某一路的IO配置不一致上，比如IO标准、驱动能力、输入延迟设置不同。独立时钟的话，哪怕标称同频，上板后也会有慢漂移，静态调相位只能对齐一时，长时间采集还是会错。

如果是共用时钟还错位，我建议先别碰PLL和IDELAY，去看时序报告里的setup和hold余量，特别是跨时钟域那一段。很多人约束里忘了写set_input_delay，或者写了但没覆盖到所有数据线，综合布线时就会给不同线不同的延迟，结果就是几路之间错位。

确认是相位问题之后，再谈用什么调。PLL移相粒度粗，适合整路对齐，比如把整个采样时钟往后挪一点；IDELAY是细调，单级几十ps，适合逐路微调。高云的IDELAY总范围有限，别指望它能救几百ps的偏差，那是PLL的活。实际操作上，常用做法是先用PLL粗对齐，让数据眼图进到可调范围，再用IDELAY逐路扫，找一个所有路都能采到稳定值的相位点。

还有一点，如果你用的是DDR采样，上升沿和下降沿的采样点不一样，调的时候要分开看，别只盯着一个沿。我见过不少队伍就是下降沿那一路没调，结果一半数据错。

最后给个收敛的判断标准：调完之后，不要只看一次采集对不对，要连续跑几分钟，看有没有偶发错位。静态对齐很容易骗过你，漂移才是真敌人。你们几路ADC的时钟是同一路扇出还是各自PLL出来的？这个决定了后面是该用PLL还是IDELAY。