2026年电赛FPGA赛题公布后，队伍发现题目要求「自适应滤波+实时频谱」，前三天该怎么分配时间才不至于最后一天通宵改代码？

先把框图拍死，别各写各的。第一天上午三个人对着题目把数据流画出来：ADC进来、滤波、FFT、显示，接口位宽和时钟先定。下午两个人搭链路跑通一个假数据流，一个人搞FFT IP和自适应系数更新。真正容易通宵的是最后联调，不是算法本身。你们现在手上有能跑通的FFT和LMS参考代码吗？

别急着写模块，先花半天把数据流和接口钉死：采样率、位宽、时钟域、谁给谁握手。三个人里挑一个专门当集成负责人，从第一天下午就维护顶层和假数据通路，另外两个分别啃自适应系数更新和频谱显示。往年最容易炸的是联调和时序收敛，不是算法本身。你们板子定了吗？

先对齐一下场景：三个人、四天三夜、题目是自适应滤波加实时频谱，那真正的敌人不是算法难度，而是联调时间和时序收敛。我的建议是头三天按「先纵向打通、再横向填肉」来排，别一上来就各写各的模块。

第一天上午三个人一起把数据流钉死：ADC 采样率、位宽、滤波阶数、FFT 点数、显示刷新率，接口是 AXI-Stream 还是自己写握手，时钟域怎么分。这个会开完，一个人当集成负责人，当天下午就把顶层和假数据源搭出来，让整条链路能跑通一个正弦波，哪怕滤波和 FFT 都还是空壳。另外两个人分别啃自适应系数更新和频谱显示，但约定好接口不许自己改。

第二天是并行开发的高峰，也是最容易各写各的、最后拼不上的时候。集成负责人要不停地把别人的模块往里塞，边塞边跑仿真。这里给个具体做法：每个人交模块前，先跑一个自己写的 testbench，把边界情况（输入全零、满幅、系数发散）过一遍再合。

第三天上午必须完成第一次全链路联调，下午留给时序收敛和资源优化。很多人低估的是时序：算法对了但建立时间不满足，照样上不了板。所以第三天下午别再加功能，专心看时序报告、加流水线、降频率。

最容易拖到最后一晚的其实是两件事：一是接口对不上导致返工，二是显示部分和滤波抢资源。留一个晚上专门做兜底，别把新功能排到第四天。你们现在用的是哪家的板子和工具链，这直接决定 IP 核能不能直接拿来用。