2026年FPGA大赛企业命题要求做「RISC-V软核+AI加速器异构SoC」，队伍只会用现成IP拼装，评委追问架构创新点该怎么答？

先说结论：评委不是要你从零写一个RISC-V核，那不现实。他们真正想知道的是，你在这套异构系统里做了哪些取舍和适配。所以答的时候别硬吹『自研架构』，容易翻车。

可以主打一条线：软核你用的是现成的，但你要把『怎么让它和加速器高效协作』讲成自己的设计。比如你自研的是加速器的数据搬运单元、双缓冲的DMA调度、或者自定义的指令扩展接口。总线互联本身不算大创新，但如果你的互联是定制的轻量AXI-Lite裁剪、或者给加速器单独开了条旁路通道，这就有点东西了。

关键是把『我改了什么、为什么这么改、跑出来什么效果』说清楚。你们现在用的核和加速器接口是什么总线？是AXI还是自己定的？这个不说清，后面优化方向很难给。

追问句：你们目前加速器和软核之间是走AXI还是自己定了套简化接口？这决定了你能吹的『创新点』具体落在哪一层。

别把「创新」理解成必须从零造核，评委会更想听你在系统级上做了什么决定。你们这种拼装路线，最容易站住脚的是三件事：一是地址映射和存储层次，软核的指令、数据、加速器的输入输出缓冲区放在哪，是共享DDR还是片上SRAM，为什么这么分；二是数据搬运，卷积加速器最怕CPU搬数，你有没有做一个能自动分块、双缓冲的搬运逻辑，哪怕只是个简单的状态机加FIFO；三是控制流，CPU是轮询还是中断，任务描述符怎么下发。这三块只要你真写了、真调通了、能拿出时序或吞吐数据，就是你的东西。总线互联本身不算创新，但如果你因为加速器带宽需求把它裁剪或加了条旁路，那就值得讲。你们加速器和软核现在是怎么连的？

我先帮你把场景对齐一下：你们是拿开源核加卷积加速器拼系统，评委问「你们自己设计了什么」，本质是在问「这套异构系统里哪些决策是你的」。所以别把力气花在辩解『开源核不算抄』上，那只会越描越黑。

比较稳的做法是挑一条你自己真正动过手、能拿出波形的链路来讲。比如加速器的数据搬运：CPU 直接搬特征图基本就是性能灾难，你要是写了一个带双缓冲的搬运状态机或者简化版 DMA，能说清分块大小怎么定、FIFO 深度怎么算、乒乓切换的时序怎么验的，这就是你的东西。再比如地址映射和存储层次，指令放哪、权重放哪、输入输出缓冲区放哪，为什么共享 DDR 而不是片上 SRAM，带宽和延迟怎么权衡的，这些取舍讲出来评委是认的。

总线互联算不算创新点，我个人的判断是：原封不动用现成 AXI 互联，那顶多算集成工作，不算创新；但如果你因为加速器带宽需求把互联裁剪过、加了旁路通道、或者自己定了一套轻量握手协议，那就值得讲，而且最好能给出带宽或延迟的对比数据。

这里有个风险要提醒：别为了显得有创新，硬说自己改了 RISC-V 核的流水线。评委一追问取指译码细节就容易露馅。替代做法是把创新点收敛到「软硬件接口」和「数据通路调度」上，这块工作量大、可验证、又确实是异构 SoC 的核心。

最后一句，你们加速器的输入输出现在是走 AXI 还是自己定的简化接口？这个决定了你能把创新点落在哪一层，也决定了答辩时要不要准备总线时序图。