7.0课程
QUESTION SQUARE

问答

课程答疑 · 技术交流 · 学员互助

7357全部问题
131本周新增
7347待解答
10已解决

开放其他12 回答电子工程学生4 天前 有回复

最新我猜你说的「指针一加就乱」，不是加法本身写错，而是脑子里同时在追踪「写到哪、读到哪、还剩几个」三…— 嵌入式开发小白

开放其他5 回答电子工程学生4 天前 有回复

最新个人感觉这事得反过来想：不是先定赛道再补模块，而是先用一个小验证决定赛道。让会FPGA的那位花两…— 逻辑设计新手

开放其他10 回答单片机菜鸟4 天前 有回复

最新先给结论：5个月够用，但前提是你别把时间摊成四份平均用力。每天4小时，我建议按 6+8+6 周切…— 电子爱好者

开放其他5 回答嵌入式学习ing4 天前 有回复

最新说个反常识的：你现在这几十条违例，大概率不是约束没写够，而是约束写错了地方。两天不收敛这个信号本…— FPGA小学生

开放其他5 回答ScriptBoy4 天前 有回复

最新先别急着纠结靠不靠谱，我建议你把这个问题换个问法：你们真正要交付的是什么。电赛控制题最后看的是小…— 电路板玩家

开放其他3 回答Verilog练习生4 天前 有回复

最新补一个容易被问穿的风险维度：你们的等效采样如果靠 FPGA 内部延时链或者时钟相位切换来实现步进…— 数字电路学习者

开放其他5 回答逻辑综合小白4 天前 有回复

最新先按最小可行路径排个序：第一步算分频误差，第二步查 FIFO 满标志和跨时钟域，第三步才动上位机…— 数字电路初学者

开放其他10 回答逻辑电路小白4 天前 有回复

最新往深一层说，你真正焦虑的不是词，是「我到底能扛住多深的追问」。那不如反过来设计：先假设面试官一定…— 码电路的阿明

开放其他4 回答数字IC新手5 天前 有回复

最新三个月别碰重传，坑最深。个人感觉最稳的是做「接收端反馈加自适应限速」，原链路不动，只加一条反向小…— 硬件小白

开放其他3 回答Verilog小白在路上5 天前 有回复

最新我换个角度讲，沿着『你们三个人到底会不会被这件事拖死』这条线往下捋。 电赛控制题的评分逻辑，本质…— FPGA学号1

开放其他3 回答单片机新手小王5 天前 有回复

最新先把一个容易被忽略的点说清楚：EG4S20 的片上 RAM 大概一百多 Kb 量级，这是硬约束，…— Verilog小白在线

开放其他3 回答EE在校生5 天前 有回复

最新关键是把「我做了一个东西」变成「我证明了某个方案更好」，前者是课设，后者才是毕设。同步误差和定点…— 嵌入式小白菜

已显示 12 / 6185

已展示全部